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參數(shù)資料
| 型號： | IBM2520L8767 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器) |
| 中文描述： | IBM的異步傳輸模式ATM的處理器資源（IBM的異步轉(zhuǎn)換模式自動柜員機資源管理微處理器） |
| 文件頁數(shù)： | 361/573頁 |
| 文件大?。?/td> | 7235K |
| 代理商： | IBM2520L8767 |
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IBM2520L8767
IBM Processor for ATM Resources
atmrm.chapt05.01
08/27/99
Nodal Processor Bus Interface (NPBUS)
Page 341 of 553
20
Status LED 1 Flashing
When set to ’1’, this bit will flash status indicator LED 1. Bit 16 of the register will over-
ride this bit.
19
Status LED 4 On
When set to ’1’, this bit will turn on status indicator LED 4.
18
Status LED 3 On
When set to ’1’, this bit will turn on status indicator LED 3.
17
Status LED 2 On
When set to ’1’, this bit will turn on status indicator LED 2.
16
Status LED 1 On
When set to ’1’, this bit will turn on status indicator LED 1.
15
+UTP/-STP Interface Select
This bit controls a chip output pin to switch high or low, and can be used to select dif-
ferent PHY interfaces, etc. Where this bit is off, or a logical ’0’, the chip output is high,
or a logical ’1’.
14
Disable driving the NP address
over the ENSTATE(47 - 32) pins
For debug reasons, the driven of the address for eprom and phy fetches can be turned
off with this bit.
13
Enable Carrier Detect LED
When set to ’1’, this bit allow indicator LED 1 to reflect the status of Carrier Detect. This
is a chip input.
12
Enable PHY Data Bus
Parity Detection
When set to ’1’, if a parity error occurs on the PHY Data bus during a PHY register
access, bit one of the NPBUS Status Register will be set.
11
Invert Interrupt Inputs and
PHY reset
When set to ’0’, the PHY interrupt chip inputs will set bits two or three of the NPBUS
Status Register when active low. When set to ’1’, the interrupt inputs will be inverted
such that a positive input on the PHY interrupt lines will set bits two or three of the
NPBUS Status Register, and the PHY reset out line will be inverted so that a high level
will be a reset. This would be used for an IBM TRAC or compatible chip.
10
Access Internal SONET Framer
register space
When this bit is zero, the external PHY register space can be accessed through PHY 1
Registers or PHY 2 Registers. When this bit is set to ‘1’, the internal SONET framer
registers can be accessed (see
Sonet Framer Core
on page 397). The full offset range
for this access is X’2100’ to X’2FFF’.
9
PHY Bus Interface Type
When this bit is ’0’, PHY access speed is 200ns (SUNI-like interface). When ’1’,
access requires an acknowledge input response. This is to support a UTOPIA-like
micro-processor interface.
8
Enable Hardware Error to
Disable PHY
Allows bit four (Master enable) of the INTST Control Register register to reset bit four
of this register. (disables Front End logic). This function assumes that bit four of the
INTST Control Register register has already been enabled and that either a hardware
or software event has turned the bit off.
7
Reboot serial/parallel EPROM
This bit will restart the external serial or parallel EPROM initialization code. The access
time expected for the serial EPROM is the number of crisco instructions x the instruc-
tion length in bytes (typically seven bytes) + three overhead bytes to address the serial
EPROM plus one ending instruction. This will give the total number of bytes. There are
nine clocks per byte. Multiply the total number of clocks times the serial EPROM clock
period (either 10
μ
s or 20
μ
s depending on the FFCFG bit settings and assuming a PCI
33-MHz clock). Example: 13 intrs x 7 + 3 + 1 = 95 bytes. 95
9 clocks
20
μ
s =
17.1ms.
6
Remove Internal SONET Framer
from reset state
This bit powers up to a zero and keeps the internal SONET Framer in reset mode. Set-
ting this bit to a ‘1’ will enable normal operation.
5
Force a PHY logic reset
Before any software reset, turn this bit on and off for the PHY specified amount of time.
If the IBM ATM-TC (25 Mb/s ENDEC) is used, this bit will power-up to an active reset
(since the input to the ENDEC is positive reset). This bit must then be turned off for
normal operation.
4
Enable the front end
When this bit is ’0’, no data will be transmitted to or received from the PHYs or
IBM2520L8767. See bit eight for more information on control of this bit.
Bit(s)
Name
Description
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