參數(shù)資料
型號： IBM2520L8767
廠商： IBM Microeletronics
英文描述： IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器)
中文描述： IBM的異步傳輸模式ATM的處理器資源（IBM的異步轉(zhuǎn)換模式自動柜員機資源管理微處理器）
文件頁數(shù)： 40/573頁
文件大小： 7235K
代理商： IBM2520L8767
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IBM2520L8767
IBM Processor for ATM Resources
Page 20 of 553
atmrm.chapt02.01
08/27/99
PCI Bus Interface Pin Descriptions
Quantity
Pin Name
Input/Output
Pin Description
1
MFRAME
S/T/S
Cycle Frame is driven by the current master to indicate the beginning and duration of an
access.
4
PCBE(3-0)
T/S
Bus Command and Byte Enables are multiplexed on the same PCI pins. During address
phase they define the bus command and during the data phase they define the byte
enables.
1
MSERR
O/D
System Error reports address parity errors, data parity errors on the Special Cycle com-
mand, or any other system error where the result will be catastrophic.
32
PAD(31-0)
S/T/S
Address and Data are multiplexed on the same pins. A bus transaction consists of one
address phase and one or more data phases.
1
PPAR
T/S
Parity is even parity across ad(31-0) and C/BE(3-0). Parity generation is required by all
PCI agents.
1
MPERR
S/T/S
Parity Error is for reporting data parity errors during all PCI bus transactions except Spe-
cial Cycle.
1
MINTA
O/D
Interrupt A is used to request an interrupt.
1
MINT2
O/D or S/T/S
The is an interrupt line that will go active low when sources within the IBM2520L8767 go
active. It can be optionally
connected to PCI interrupt B. See Entity 2:
Interrupt and Sta-
tus/Control (INTST)
on page 95 for more details.
1
PIDSEL
Input
Initialization Device Select is a chip select during configuration transactions.
1
MDEVSEL
S/T/S
Device Select indicates the driving device has decoded its address as the target of the
current transaction.
1
MTRDY
S/T/S
Target Ready signals the target agent's ability to complete the current data phase of the
transaction.
1
MIRDY
S/T/S
Initiator Ready indicates the bus master's ability to complete the current data phase.
1
MLOCK
S/T/S
Lock indicates an atomic operation that may require multiple transactions to complete. If
this is IBM2520L8767 cascade mode, this bit functions as MSREQ (secondary request),
which the primary IBM2520L8767 will receive from the secondary IBM2520L8767 to then
request the main PCI bus, or as MSGNTGI (secondary grant gate in). See PCINT Cas-
cade Control Register for more details.
1
MSTOP
S/T/S
Stop indicates the current target is requesting the master to stop the current transaction.
1
MGNT
IN
Receives the Bus Grant line after a request has been made.
1
MREQ
S/T/S
Requests the Bus for an Initiator transfer.
32
PAD64(63-32)
S/T/S
Address and Data are multiplexed on the same pins and provide 32 additional bits. Also,
this pins are multiplexed with the ENSTATE outputs, that allow debug of various internal
state machines and signals.
4
PCBE64(7-4)
T/S
Bus Command and Byte Enables are multiplexed on the same PCI pins for 64 bit transfer
support.
1
MREQ64
S/T/S
Request 64-bit transfer. Has the same timing as MFRAME.
1
MACK64
S/T/S
Acknowledge 64-bit transfer. Has the same timing as MDEVSEL.
1
PPAR64
S/T/S
Parity Upper DWORD is the even parity bit that protects MAD64(63-32) and PCBE(7-4).
When not on a PCI bus supporting 64 bits, this will drive ENSTATE outputs.
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