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參數(shù)資料
| 型號： | IBM2520L8767 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器) |
| 中文描述： | IBM的異步傳輸模式ATM的處理器資源（IBM的異步轉(zhuǎn)換模式自動柜員機資源管理微處理器） |
| 文件頁數(shù)： | 417/573頁 |
| 文件大?。?/td> | 7235K |
| 代理商： | IBM2520L8767 |
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IBM2520L8767
IBM Processor for ATM Resources
atmrm.chapt06.01
08/27/99
GPPINT Architecture
Page 397 of 553
Sonet Framer Core
Refer to NPBUS Control Register to access registers in this section.
GPPINT Architecture
The General Purpose Processor INTerface (GPPINT) provides direct access to registers located in the
GPPINT module, but delayed access to registers and counters located in the GppHandler modules of the
various chiplets of the SONET core. GPPINT controls the handshaking with the external microprocessor as
well as the handshaking with the GppHandlers at the asynchronous chiplet interfaces. Address decoding is
done to the chiplet level in GPPINT. In addition, addresses are decoded to the register level for the local
GPPINT registers.
Reset Register
Each chiplet is controlled by one reset bit. At power-on, all reset bits are active and the chiplets disabled.
They can be released by the General Purpose Processor (GPP) only after all global configuration parameters
have been set and the clocks to the chiplets have been established. In addition, there are reset bits for the
chiplets that do not have their own GppHandler.
Interrupt Registers
The interrupt register is used as a pointer to the chiplet interrupt registers with pending requests, the clock
status error register and the handshaking error register. An active bit of the interrupt register is reset by
removing the cause for the request in the corresponding chiplet or by masking the active IRQ bit(s) in the
chiplet; therefore, the interrupt registers (including the pointer) are read-only. All interrupt and pointer regis-
ters have a corresponding MASK register (R/W). Every un-masked, active interrupt bit causes an active
pointer bit. Every un-masked, active pointer bit causes activation of the interrupt signal to the microprocessor.
FRAMR Chiplet Address Mapping
Chiplet Name
Short Name
Chiplet Base Address
Chiplet Address Range
Number of Bytes
Reserved
X’000’
X’000 - 0FF’
256
ACH_Tx
HT
X’100’
X’100 - 1FF’
256
ACH_Rx
HR
X’200 ’
X’200 - 2FF ’
256
Reserved
X’300 ’
X’300 - 3FF ’
256
OFP_Tx
OT
X’400 ’
X’400 - 7FF ’
1024
OFP_Rx
OR
X’800 ’
X’800 - BFF ’
1024
GPPINT
GP
X’C00 ’
X’C00 - CFF’
256
Reserved
X’D00 ’
X’D00 - FFF ’
768
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PDF描述 |
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參數(shù)描述 |
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| IBM25403GCX-3JC50C2 | 制造商:IBM 功能描述:403GCX-3JC50C2 |
| IBM25403GCX-3JC66C2 | 制造商:IBM 功能描述: |
| IBM25403GCX3JC76C2 | 制造商:IBM 功能描述: |
| IBM25403GCX-JA50C2 | 制造商:IBM 功能描述:403GCX-JA50C |
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