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參數(shù)資料
| 型號(hào)： | ARM7TDMI-S |
| 英文描述： | ARM7TDMI-S Microprocessor Core preliminary technical manual 5/00 |
| 中文描述： | 的ARM7TDMI - S微處理器核的初步技術(shù)手冊(cè)5 / 00 |
| 文件頁(yè)數(shù)： | 84/184頁(yè) |
| 文件大小： | 1147K |
| 代理商： | ARM7TDMI-S |
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4-14
Memory Interface
Rev. A
Copyright 2000 by LSI Logic Corporation. All rights reserved.
cycle. In the example, the first N cycle is followed by another N cycle to
an unrelated address, and the address for the second access is
broadcast before the first access completes.
Figure 4.7
Use of CLKEN
Note:
When designing a memory controller, you are strongly
advised to sample the values of TRANS[1:0] and the
address class signals only when CLKEN is HIGH. This
sampling ensures that the state of the memory controller is
not accidentally updated during a bus cycle.
Important
Note:
Because of the clock gating structure in the ARM7TDMI-S
core, both DBGTCKEN and CLKEN must be held LOW in
order for the entire processor core’s clock to stop. Other-
wise you will not get the power benefit.
CLK
CLKEN
TRANS[1:0]
RDATA[31:0]
(Read)
AddrN Cycle
Address 2
Next Address
N CN Cycle
N Cycle
Next N Cycle
Read
Read
First Bus Cycle
Second Bus Cycle
Address
Class Signals
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