- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄362398 > ARM7TDMI-S ARM7TDMI-S Microprocessor Core preliminary technical manual 5/00 PDF資料下載
參數(shù)資料
| 型號： | ARM7TDMI-S |
| 英文描述： | ARM7TDMI-S Microprocessor Core preliminary technical manual 5/00 |
| 中文描述： | 的ARM7TDMI - S微處理器核的初步技術手冊5 / 00 |
| 文件頁數(shù)： | 76/184頁 |
| 文件大小： | 1147K |
| 代理商： | ARM7TDMI-S |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁當前第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁
4-6
Memory Interface
Rev. A
Copyright 2000 by LSI Logic Corporation. All rights reserved.
4.2.4 Merged I-S Cycles
Where possible, the ARM7TDMI-S core performs an optimization on the
bus to allow extra time for memory decode. When optimization occurs,
the address of the next memory cycle is driven during an internal cycle
on this bus, which allows the memory controller to decode the address,
but it must not initiate a memory access during this cycle. In a merged
I-S cycle, the next cycle is a sequential cycle to the same memory
location, which commits to the access, and the memory controller must
initiate the memory access.
Figure 4.5
shows this case.
Figure 4.5
Merged I-S Cycles
Note:
When designing a memory controller, make sure that the
design will also work when an I cycle is followed by an N
cycle to a different address. This sequence might occur
during exceptions or during writes to the program counter.
It is essential that the memory controller does not commit
to the memory cycle during an I cycle.
4.2.5 Coprocessor Register Transfer Cycles
During a coprocessor register transfer cycle, the ARM7TDMI-S core uses
the data buses to transfer data to or from a coprocessor. A memory cycle
is not required and the memory controller does not initiate a transaction.
The coprocessor interface is described in
Chapter 5
, “
Coprocessor
Interface
.”
Address
N Cycle
CLK
Address
Class Signals
TRANS[1:0]
RDATA[31:0]
(Read)
I CN Cycle
S Cycle
I Cycle
Merged S Cycle
Address
Read
Read
Address
+
2
S Cycle
S Cycle
相關PDF資料 |
PDF描述 |
|---|---|
| ARM946E-S | ARM946E-S Microprocessor Core with Cache technical manual 6/01 |
| ARM966E-S | ARM966E-S Microprocessor Core preliminary technical manual 6/01 |
| ARS2569 | Amplifier. Other |
| AR2569 | Amplifier. Other |
| ARS4019 | Amplifier. Other |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| ARM920T | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:System-on-Chip Platform OS Processor |
| ARM940T | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:TECHNICAL REFERENCE MANUAL |
| ARM946E-S | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ARM946E-S Microprocessor Core with Cache technical manual 6/01 |
| ARM966E-S | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ARM966E-S Microprocessor Core preliminary technical manual 6/01 |
發(fā)布緊急采購，3分鐘左右您將得到回復。