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參數(shù)資料
| 型號： | ARM7TDMI-S |
| 英文描述： | ARM7TDMI-S Microprocessor Core preliminary technical manual 5/00 |
| 中文描述： | 的ARM7TDMI - S微處理器核的初步技術(shù)手冊5 / 00 |
| 文件頁數(shù)： | 119/184頁 |
| 文件大?。?/td> | 1147K |
| 代理商： | ARM7TDMI-S |
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Instruction Execution Times
Rev. A
7-7
Copyright 2000 by LSI Logic Corporation. All rights reserved.
7.3.3 Branch and Exchange Instruction
A Branch and Exchange (BX) operation takes three cycles to execute,
and is similar to a Branch:
1.
During the first cycle, the ARM7TDMI-S core extracts the branch
destination and the new core state from the register source, while
performing a prefetch from the current PC. This prefetch is performed
in all cases, because by the time the decision to take the branch has
been reached, it is already too late to prevent the prefetch.
2.
During the second cycle, the ARM7TDMI-S core performs a fetch
from the branch destination using the new instruction width,
dependent on the state that has been selected.
3.
During the third cycle, the ARM7TDMI-S core performs a fetch from
the destination +2 or +4 dependent on the new specified state,
refilling the instruction pipeline.
Table 7.5
shows the cycle timings.
Note:
i and i’ represent the instruction widths before and after the
BX, respectively.
In ARM state, Size is 2, and in Thumb state Size is 1. When changing
from Thumb to ARM state, i equals 1, and i’ equals 2.
t and t’ represent the states of the Tbit before and after the BX
respectively. In ARM state, Tbit is 0, and in Thumb state Tbit is 1. When
changing from ARM to Thumb state, t equals 0, and t’ equals 1.
Table 7.5
Branch and Exchange Instruction Cycle Operations
Cycle
Address
Size
Write
Data
TRANS[1:0]
Prot0
Tbit
1
pc + 2i
w/h
0
(pc + 2i)
N cycle
0
t
2
pc’
w’/h’
0
(pc’)
S cycle
0
t’
3
pc’+ i’
w’/h’
0
(pc’+i’)
S cycle
0
t’
pc’ + 2i’
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