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參數(shù)資料
| 型號： | ARM7TDMI-S |
| 英文描述： | ARM7TDMI-S Microprocessor Core preliminary technical manual 5/00 |
| 中文描述： | 的ARM7TDMI - S微處理器核的初步技術(shù)手冊5 / 00 |
| 文件頁數(shù)： | 100/184頁 |
| 文件大小： | 1147K |
| 代理商： | ARM7TDMI-S |
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6-2
Debug Interface
Rev. A
Copyright 2000 by LSI Logic Corporation. All rights reserved.
6.1.1 Debug Stages
A request on one of the external debug interface signals or on an internal
functional unit known as the EmbeddedICE macrocell forces the
ARM7TDMI-S core into debug state. The interrupts that activate debug
are:
a breakpoint (a given instruction fetch)
a watchpoint (a data access)
an external debug request.
The internal state of the ARM7TDMI-S core is examined via a JTAG-style
serial interface. This interface allows instructions to be serially inserted
into the core pipeline without using the external data bus. So, for
example, when in debug state, a store multiple (STM) could be inserted
into the instruction pipeline, which would export the contents of the
ARM7TDMI-S registers. This data can be serially shifted out without
affecting the rest of the system.
6.1.2 Clocks
The system and test clocks must be synchronized externally to the
macrocell. The ARM Multi-ICE debug agent directly supports one or
more cores within an ASIC design. To synchronize off-chip debug
clocking with the ARM7TDMI-S macrocell requires a three-stage
synchronizer. The off-chip device (for example, Multi-ICE) issues a TCK
signal, and waits for the RTCK (Returned TCK) signal to come back.
Synchronization is maintained because the off-chip device does not
progress to the next TCK until after RTCK is received.
Figure 6.1
shows this synchronization.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| ARM940T | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:TECHNICAL REFERENCE MANUAL |
| ARM946E-S | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ARM946E-S Microprocessor Core with Cache technical manual 6/01 |
| ARM966E-S | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ARM966E-S Microprocessor Core preliminary technical manual 6/01 |
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