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參數(shù)資料
| 型號： | ARM7TDMI-S |
| 英文描述： | ARM7TDMI-S Microprocessor Core preliminary technical manual 5/00 |
| 中文描述： | 的ARM7TDMI - S微處理器核的初步技術(shù)手冊5 / 00 |
| 文件頁數(shù)： | 107/184頁 |
| 文件大?。?/td> | 1147K |
| 代理商： | ARM7TDMI-S |
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ARM7TDMI SCore Clock Domains
Rev. A
6-9
Copyright 2000 by LSI Logic Corporation. All rights reserved.
ARM7TDMI-S core state changes with the debugger unaware that the
core has reset.
6.4 ARM7TDMI SCore Clock Domains
The ARM7TDMI-S core has a single clock, CLK, that is qualified by two
clock enables:
CLKEN controls access to the memory system
DBGTCKEN controls debug operations
During normal operation, CLKEN conditionally controls CLK to clock the
core. When the ARM7TDMI-S core is in debug state, DBGTCKEN
conditionally controls CLK to clock the core.
6.5 Determining the Core and System State
When the ARM7TDMI-S core is in debug state, force the load and store
multiples into the instruction pipeline to examine the core and system
state.
Before you can examine the core and system state, the debugger must
determine whether the processor entered debug from Thumb state or
ARM state by examining bit 4 of the EmbeddedICE debug status register.
When bit 4 is HIGH, the core has entered debug from Thumb state.
For more details about determining the core state, see
Section B.7,
“Determining the Core and System State.”
6.6 Overview of EmbeddedICE
The ARM7TDMI-S EmbeddedICE macrocell module provides integrated
on-chip debug support for the ARM7TDMI-S core.
EmbeddedICE is programmed serially using the ARM7TDMI-S TAP
controller.
Figure 6.5
illustrates the relationship between the core,
EmbeddedICE, and the TAP controller. It shows only the signals that are
pertinent to EmbeddedICE.
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