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參數(shù)資料
| 型號(hào)： | ARM7TDMI-S |
| 英文描述： | ARM7TDMI-S Microprocessor Core preliminary technical manual 5/00 |
| 中文描述： | 的ARM7TDMI - S微處理器核的初步技術(shù)手冊5 / 00 |
| 文件頁數(shù)： | 146/184頁 |
| 文件大?。?/td> | 1147K |
| 代理商： | ARM7TDMI-S |
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A-8
Differences Between the ARM7TDMI-S and the ARM7TDMI
Rev. A
Copyright 2000 by LSI Logic Corporation. All rights reserved.
A.5.1 Master Clock
CLK is the master clock to the ARM7TDMI-S core. It is inverted with
respect to MCLK used on the ARM7TDMI hard macrocell. The rising
edge of the clock is the active edge of the clock, on which all inputs are
sampled and all outputs are causal.
A.5.2 JTAG Interface Timing
All JTAG signals on the ARM7TDMI-S core are synchronous to the
master clock input, CLK. When an external TCLK is used, use an
external synchronizer to the ARM7TDMI-S core.
A.5.3 Interrupt Timing
As with all ARM7TDMI-S signals, the interrupt signals, nIRQ and nFIQ,
are sampled on the rising edge of CLK.
When converting an ARM7TDMI hard macrocell design where ISYNC is
asserted LOW, add a synchronizer to the design to synchronize the
interrupt signals before they are applied to the ARM7TDMI-S core.
A.5.4 Address Class Signal Timing
The address class outputs (ADDR[31:0], WRITE, SIZE[1:0], PROT[1:0],
and LOCK) on the ARM7TDMI-S core all change in response to the
rising edge of CLK. Thus they can change in the first phase of the clock
in some systems. When exact compatibility is required, add latches to
the outside of the ARM7TDMI-S core to make sure that they can change
only in the second phase of the clock.
Because CLKEN is sampled only on the rising edge of the clock, the
address class outputs still change in a cycle in which CLKEN is LOW.
(This behavior is similar to that of nMREQ and SEQ in an ARM7TDMI
hard macrocell system, when a wait state is inserted using nWAIT.) Make
sure that the memory system design takes this into account.
Make sure that the correct address is used for the memory cycle, even
though ADDR[31:0] might have moved on to the address for the next
memory cycle.
For further details, refer to
Chapter 4
, “
Memory Interface
.”
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| ARM946E-S | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ARM946E-S Microprocessor Core with Cache technical manual 6/01 |
| ARM966E-S | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ARM966E-S Microprocessor Core preliminary technical manual 6/01 |
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