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參數(shù)資料
| 型號： | ARM7TDMI-S |
| 英文描述： | ARM7TDMI-S Microprocessor Core preliminary technical manual 5/00 |
| 中文描述： | 的ARM7TDMI - S微處理器核的初步技術手冊5 / 00 |
| 文件頁數(shù)： | 59/184頁 |
| 文件大?。?/td> | 1147K |
| 代理商： | ARM7TDMI-S |
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Registers
Rev. A
3-9
Copyright 2000 by LSI Logic Corporation. All rights reserved.
3.5.5 Program Status Registers
The ARM7TDMI-S core contains a Current Program Status register
(CPSR) and five Saved Program Status registers (SPSRs) for exception
handlers to use. These registers:
Hold information about the most recently performed ALU operation
Control the enabling and disabling of interrupts
Set the processor operating mode
The arrangement of bits in the Program Status Registers is shown in
Figure 3.6
.
Note:
Use a read-modify-write strategy when changing the CPSR
to maintain compatibility with future processors.
Figure 3.6
Program Status Register Format
Condition Code Flags
[31:28]
N: Negative/Less Than
Z: Zero
C: Carry/Borrow/Extend
V: Overflow
The N, Z, C and V bits are the condition code flags.
These can be changed as a result of arithmetic and
logical operations. These flags also can be set using
MSR and LDM instructions. The ARM7TDMI-S tests
these flags to determine whether to execute an instruc-
tion or not.
31
30
29
28
In ARM state, all instructions can be executed condition-
ally. In Thumb state, only the Branch instruction is capa-
ble of conditional execution.
Refer to the ARM Architecture Reference Manual for
more information on conditional execution.
Reserved
Reserved Bits
Bits [27:8] in the Program Status registers are reserved.
When changing a PSR’s flag or control bits, you must
ensure that these unused bits are not altered. Do not rely
[27:8]
31 30 29 28 27
8
7
6
5
4
3
2
1
0
N
Z
C
V
Reserved
I
F
T
M4
M3
M2
M1
M0
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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