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參數(shù)資料
| 型號： | ARM7TDMI-S |
| 英文描述： | ARM7TDMI-S Microprocessor Core preliminary technical manual 5/00 |
| 中文描述： | 的ARM7TDMI - S微處理器核的初步技術手冊5 / 00 |
| 文件頁數(shù)： | 156/184頁 |
| 文件大?。?/td> | 1147K |
| 代理商： | ARM7TDMI-S |
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B-10
Detailed Debug Operation
Rev. A
Copyright 2000 by LSI Logic Corporation. All rights reserved.
In the following descriptions, data is shifted during every CLK cycle when
DBGTCKEN enable is HIGH.
B.5.1 Bypass Register
This one-bit register provides a path between DBGTDI and DBGTDO to
bypass the device during scan testing.
When the BYPASS instruction is the current instruction in the Instruction
Register, serial data is transferred from DBGTDI to DBGTDO in the
SHIFT-DR state with a delay of one CLK cycle enabled by DBGTCKEN.
There is no parallel output from the Bypass Register.
A logic 0 is loaded from the parallel input of the Bypass Register in the
CAPTURE-DR state.
B.5.2 ARM7TDMI-S Device Identification (ID) Code Register
This 32-bit register reads the 32-bit device identification code. No
programmable supplementary identification code is provided. The default
device identification code is 0x0F1F.0F0F.
When the IDCODE instruction is current, the ID register is selected as
the serial path between DBGTDI and DBGTDO. There is no parallel
output from the ID register.
The 32-bit device identification code is loaded into the ID register from
its parallel inputs during the CAPTURE-DR state.
B.5.3 Instruction Register
This four-bit register changes the current TAP instruction.
In the SHIFT-IR state, the Instruction Register is selected as the serial
path between DBGTDI and DBGTDO.
During the CAPTURE-IR state, the binary value 0001 is loaded into this
register. This value is shifted out during SHIFT-IR (least significant bit
first), while a new instruction is shifted in (least significant bit first).
31
28 27
12 11
1
0
Version
Part Number
Manufacturer Identity
1
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