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參數(shù)資料
| 型號(hào)： | ARM7TDMI-S |
| 英文描述： | ARM7TDMI-S Microprocessor Core preliminary technical manual 5/00 |
| 中文描述： | 的ARM7TDMI - S微處理器核的初步技術(shù)手冊(cè)5 / 00 |
| 文件頁數(shù)： | 136/184頁 |
| 文件大?。?/td> | 1147K |
| 代理商： | ARM7TDMI-S |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁當(dāng)前第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁
7-24
Instruction Cycle Timing
Rev. A
Copyright 2000 by LSI Logic Corporation. All rights reserved.
7.3.16 Coprocessor Register Transfer (Move from ARM Register to
Coprocessor)
The move to coprocessor (MCR) operation transfers the contents of a
single ARM register to a specified coprocessor register.
The data is transferred to the coprocessor during the second cycle. If the
coprocessor asserts CPB to indicate a busy-wait, an interrupt can cause
the ARM7TDMI-S core to abandon the coprocessor instruction (see
Section 5.5.4, “Consequences of Busy-Waiting,” page 5-7
).
The MCR cycle timings are shown in
Table 7.21
.
7.3.17 Undefined Instructions and Coprocessor Absent
The undefined instruction trap is taken if an undefined instruction is
executed. For a definition of undefined instructions, see the ARM
Architecture Reference Manual.
If no coprocessor is able to accept a coprocessor instruction, the
instruction is treated as an undefined instruction. This allows software to
emulate coprocessor instructions when no hardware coprocessor is
present.
Table 7.21
Coprocessor Register Transfer (MCR)
Cycle
Address
Size
Write
Data
TRANS[1:0]
Prot0
CPnI
CPA
CPB
ready
1
pc+8
w
0
(pc+8)
C cycle
0
0
0
0
2
pc+12
w
1
Rd
N cycle
1
1
1
1
pc+12
notready
1
pc+8
w
0
(pc+8)
I cycle
0
0
0
1
2
pc+8
w
0
I cycle
1
0
0
1
.
pc+8
w
0
I cycle
1
0
0
1
n
pc+8
w
0
C cycle
1
0
0
0
n+1
pc+12
w
1
Rd
N cycle
1
1
1
1
pc+12
相關(guān)PDF資料 |
PDF描述 |
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