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參數(shù)資料
| 型號： | ARM7TDMI-S |
| 英文描述： | ARM7TDMI-S Microprocessor Core preliminary technical manual 5/00 |
| 中文描述： | 的ARM7TDMI - S微處理器核的初步技術(shù)手冊5 / 00 |
| 文件頁數(shù)： | 43/184頁 |
| 文件大小： | 1147K |
| 代理商： | ARM7TDMI-S |
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Memory Interface
Rev. A
2-5
Copyright 2000 by LSI Logic Corporation. All rights reserved.
TRANS[1:0]
Next Transaction Type
TRANS indicates the next transaction type.
O
TRANS1 is analogous to inverted nMREQ, and TRANS0
signal is analogous to SEQ on the hard macrocell.
TRANS[1:0] is analogous to BTRAN[1:0] on the AMBA
system bus.
WDATA[31:0] Write Data Output Bus
WDATA[31:0] is the write data bus, used to transfer data
from the processor to the memory or coprocessor sys-
tem. Write data is set up prior to the end of the cycle of
store accesses (that is, when WRITE is HIGH), and
remains valid throughout wait states.
O
This signal is analogous to DOUT[31:0] on the hard mac-
rocell.
WRITE
Write/Read Access
When HIGH, WRITE indicates a processor write cycle.
When LOW, WRITE indicates a processor read cycle.
O
This signal is analogous to nRW on the hard macrocell.
TRANS[1:0]
Description
00
01
10
11
Address only (internal operation cycle)
Coprocessor
Memory access at non sequentialaddress
Memory access at sequential burst address
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| ARM966E-S | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ARM966E-S Microprocessor Core preliminary technical manual 6/01 |
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