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參數(shù)資料
| 型號： | ARM7TDMI-S |
| 英文描述： | ARM7TDMI-S Microprocessor Core preliminary technical manual 5/00 |
| 中文描述： | 的ARM7TDMI - S微處理器核的初步技術(shù)手冊5 / 00 |
| 文件頁數(shù)： | 178/184頁 |
| 文件大?。?/td> | 1147K |
| 代理商： | ARM7TDMI-S |
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B-32
Detailed Debug Operation
Rev. A
Copyright 2000 by LSI Logic Corporation. All rights reserved.
bits set to 1). Otherwise program the Data Mask Register to
0x0000.0000.
4.
Program the Control Value Register with PROT[0] = 1, WRITE = 0
for a read or WRITE = 1 for a write, and SIZE[1:0] with the value
corresponding to the appropriate data size.
5.
Program the Control Mask Register with PROT[0] = 0, WRITE = 0,
SIZE[1:0] = 0, and all other bits to 1. You can set WRITE or SIZE[1:0]
to 1 when both reads and writes or data size accesses are to be
watchpointed, respectively.
6.
To distinguish between user and non-user mode data accesses,
program the PROT[1] bit in the Control Value and Control Mask
Registers accordingly.
7.
If required, program the DBGEXT, RANGE, and CHAIN bits in the
same way.
Note:
The above are examples of how to program the watchpoint
register to generate breakpoints and watchpoints. Many
other ways of programming the registers are possible. For
instance, setting one or more of the address mask bits can
provide simple range breakpoints.
B.14 The Debug Control Register
The Debug Control Register is three bits wide. Control bits are written
during a register write access (with the read/write bit HIGH). Control bits
are read during a register read access (with the read/write bit LOW).
Figure B.8
shows the function of each bit in this register.
Figure B.8
Debug Control Register Format
INTDIS
Interrupt Disable
When bit 2 (INTDIS) is set, the interrupt signals to the
processor are inhibited. Both IRQ and FIQ are disabled
when the processor is in debug state (DBGACK = 1) or
when INTDIS is forced.
2
2
1
0
INTDIS
DBGRQ
DBGACK
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