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參數(shù)資料
| 型號(hào)： | S5335DK |
| 廠商： | Applied Micro Circuits Corp. |
| 英文描述： | PCI Bus Controller, 3.3V |
| 中文描述： | PCI總線控制器，3.3 |
| 文件頁數(shù)： | 97/189頁 |
| 文件大?。?/td> | 1193K |
| 代理商： | S5335DK |
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S5335 – PCI Bus Controller, 3.3V
Revision 5.01 – November 30, 2005
Data Sheet
AMCC Confidential and Proprietary
DS1657 97
Master-Initiated Termination
Occasionally, a PCI transfer must be terminated by the
initiator. Typically, the initiator terminates a transfer
upon the successful completion of the transfer. Some-
times, the initiator’s bus mastership is relinquished by
the bus arbiter (GNT# is removed), often because
another device requires bus ownership. This is called
initiator preemption and is discussed in later Sections.
When the S5335 is an initiator and does not observe a
DEVSEL# response to its assertion of FRAME#, it ter-
minates the cycle (master abort).
Normal Cycle Completion
A successful data transfer occurs when both the initia-
tor and target assert their respective ready signals,
IRDY# and TRDY#. The last data phase is indicated
by the initiator when FRAME# is deasserted during a
data transfer. A normal cycle completion occurred if
the target does not assert STOP#. Figure 51 shows
the signal relationships defining a normal transfer
completion.
Figure 50. Single Data Phase PCI Bus Write of S5335 Registers (S5335 as Target)
Figure 51. Master-Initiated, Normal Completion (S5335 as either Target or Initiator)
PCI CLOCK
FRAME #
AD[31:0]
C/BE[3:0]#
IRDY#
TRDY#
DEVSEL#
STOP#
ADDRESS
DATA 1
BYTE EN 1
BUS COMMAND
1
2
3
4 5
(I)
(I)
(T)
(T)
(I)
(I)
BYTE EN 2
DATA 2
DATA
TRANSFER #1
NO
DATA
TRANSFERRED
6
(T)
IF BURST
ATTEMPT
(I) = DRIVEN BY INITIATOR
(T) = DRIVEN BY TARGET
PCI CLOCK
FRAME #
IRDY#
TRDY#
DEVSEL#
1
2
3
(T)
(T)
(I)
(T)
NORMAL
COMPLETION
(I)
(I) = DRIVEN BY INITIATOR
(T) = DRIVEN BY TARGET
STOP#
相關(guān)PDF資料 |
PDF描述 |
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| S-533-M04-F13-F | 制造商:UNICORP 功能描述: |
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