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參數(shù)資料
| 型號： | S5335DK |
| 廠商： | Applied Micro Circuits Corp. |
| 英文描述： | PCI Bus Controller, 3.3V |
| 中文描述： | PCI總線控制器，3.3 |
| 文件頁數(shù)： | 173/189頁 |
| 文件大?。?/td> | 1193K |
| 代理商： | S5335DK |
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S5335 – PCI Bus Controller, 3.3V
Revision 5.01 – November 30, 2005
Data Sheet
AMCC Confidential and Proprietary
DS1657 173
Synchronous RD# FIFO Timing
Notes:
1. RD# and SELECT# must both be asserted to drive DQ[31:0] - delay is from the last one asserted.
2. When increasing Setup times, ADR[6:2], BE[3:0]#, SELECT#, and RD# timing relations remain relative to each other as shown.
Figure 103. Synchronous RD# FIFO Timing
Table 68. Synchronous RD# FIFO Timing
Functional Operation Range (V
CC
= 3.3V ±5%, 0°C to 70°C, 50 pf load on outputs)
Symbol
Parameter
Min
Max
Units
Notes
t
112
SELECT# Setup to BPCLK Rising Edge
15
-
ns
t
112a
SELECT# Hold from BPCLK Rising Edge
0
-
ns
t
116
ADR[6:2] Setup to BPCLK Rising Edge
22
-
ns
t
116a
ADR[6:2] Hold from BPCLK Rising Edge
0
-
ns
t
120
BE[3:0]# Setup to BPCLK Rising Edge
17
-
ns
t
120a
BE[3:0]# Hold from BPCLK Rising Edge
0
-
ns
t
125
RD# Low to DQ[31:0] Driven
-
13
ns
t
128
RD# High to DQ[31:0] Float
-
8
ns
t
156
RDEMPTY Status Valid to BPCLK Rising Edge
-
15
ns
t
157
FRF Status Valid to BPCLK Rising Edge
-
74
ns
t
124
RD# Setup to BPCLK Rising Edge
15
-
ns
t
124a
RD# Hold from BPCLK Rising Edge
0
-
ns
t
127
DQ[31:0] Valid from BPCLK Rising Edge
-
15
ns
BPCLK
SELECT#
ADR[6:2]
BE[3:0]#
DQ[31:0]
RD#
RDEMPTY
FRF
5ns
t
112
t
112a
t
116
t
116a
t
120
t
120a
t
125
t
124
t
124a
t
156
t
128
t
157
相關(guān)PDF資料 |
PDF描述 |
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