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參數(shù)資料
| 型號： | R4F2116BG20V |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 20 MHz, MICROCONTROLLER, PBGA176 |
| 封裝： | 13 X 13 MM, 0.80 MM PITCH, PLASTIC, LFBGA-176 |
| 文件頁數(shù)： | 561/842頁 |
| 文件大?。?/td> | 5188K |
| 代理商： | R4F2116BG20V |
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Section 16 LPC Interface (LPC)
Rev. 1.00 Mar. 02, 2006 Page 563 of 798
REJ09B0255-0100
16.5
Interrupt Sources
16.5.1
IBFI1, IBFI2, IBFI3, IBFI4, OBEI, and ERRI
The host has six interrupt requests for the slave (this LSI): IBF1, IBF2, IBF3, IBF4, OBEI, and
ERRI. IBFI1, IBFI2, IBFI3, and IBFI4 are IDR receive complete interrupts for IDR1, IDR2, and
IDR3 and TWR, respectively. The ERRI interrupt indicates the occurrence of a special state such
as an LPC reset, LPC shutdown, or transfer cycle abort. The LMCI and LMCUI interrupts are
command receive complete interrupts. OBEI is an output buffer empty interrupt. An interrupt
request is enabled by setting the corresponding enable bit.
Table 16.8
Receive Complete Interrupts and Error Interrupt
Interrupt
Description
IBFI1
When IBFIE1 is set to 1 and IDR1 reception is completed
IBFI2
When IBFIE2 is set to 1 and IDR2 reception is completed
IBFI3
When IBFIE3 is set to 1 and IDR3 reception is completed, or when TWRE and
IBFIE3 are set to 1 and reception is completed up to TWR15
IBFI4
When IBFIE4 is set to 1 and IDR4 reception is completed
OBEI
When OBEIE is set to 1 with OBEI set to 1.
ERRI
When ERRIE is set to 1 and one of LRST, SDWN and ABRT is set to 1
16.5.2
SMI, HIRQ1, HIRQ6, HIRQ9, HIRQ10, HIRQ11, and HIRQ12
The LPC interface can request seven kinds of host interrupt by means of SERIRQ. HIRQ1 and
HIRQ12 are used on LPC channel 1 only, while SMI, HIRQ6, HIRQ9, HIRQ10, and HIRQ11 can
be requested from LPC channel 2, 3, or 4.
There are two ways of clearing a host interrupt request.
When the IEDIR bit in SIRQCR0is cleared to 0, host interrupt sources and LPC channels are all
linked to the host interrupt request enable bits. When the OBF flag is cleared to 0 by a read of
ODR or TWR15 by the host in the corresponding LPC channel, the corresponding host interrupt
enable bit is automatically cleared to 0, and the host interrupt request is cleared.
When the IEDIR bit is set to 1 in SIRQCR0, a host interrupt is requested by the only upon the host
interrupt enable bits. The host interrupt enable bit is not cleared when OBF is cleared. Therefore,
SMIE1, SMIE2, SMIE3A and SMIE3B, SMIE, IRQ10En, and IRQ11En lose their respective
functional differences. In order to clear a host interrupt request, it is necessary to clear the host
interrupt enable bit. (n = 2 to 4.)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| R5F21103DFP | 16-BIT, FLASH, MICROCONTROLLER, PQFP32 |
| R5F21104FP | 16-BIT, FLASH, MICROCONTROLLER, PQFP32 |
| R5F21103DFP | 16-BIT, FLASH, MICROCONTROLLER, PQFP32 |
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| R5F21103FP | 16-BIT, FLASH, MICROCONTROLLER, PQFP32 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| R4F2116VBG20V | 制造商:Renesas Electronics Corporation 功能描述:MCU 3V 128K,PB-FREE 176-BGA - Trays |
| R4F2117VBG | 制造商:Renesas Electronics Corporation 功能描述: |
| R4F2117VBG20V | 制造商:Renesas Electronics Corporation 功能描述: |
| R4F2117VLP | 制造商:Renesas Electronics Corporation 功能描述: |
| R4F2117VTE | 制造商:Renesas Electronics Corporation 功能描述:MCU, FLASH, 20MHZ, 3.0 TO 3.6V - Trays |
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