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參數(shù)資料
| 型號： | R4F2116BG20V |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 20 MHz, MICROCONTROLLER, PBGA176 |
| 封裝： | 13 X 13 MM, 0.80 MM PITCH, PLASTIC, LFBGA-176 |
| 文件頁數(shù)： | 246/842頁 |
| 文件大?。?/td> | 5188K |
| 代理商： | R4F2116BG20V |
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Rev. 1.00 Mar. 02, 2006 Page xxxii of xl
Figure 17.4 A/D Conversion Accuracy Definitions ................................................................... 580
Figure 17.5 Example of Analog Input Circuit ............................................................................ 581
Figure 17.6 Example of Analog Input Protection Circuit........................................................... 583
Figure 17.7 Analog Input Pin Equivalent Circuit ....................................................................... 584
Section 19 Flash Memory (0.18-
m F-ZTAT Version)
Figure 19.1 Block Diagram of Flash Memory............................................................................ 588
Figure 19.2 Mode Transition for Flash Memory ........................................................................ 589
Figure 19.3 Flash Memory Configuration .................................................................................. 591
Figure 19.4 Block Division of User MAT.................................................................................. 592
Figure 19.5 Overview of User Procedure Program .................................................................... 593
Figure 19.6 System Configuration in Boot Mode....................................................................... 615
Figure 19.7 Automatic-Bit-Rate Adjustment Operation of SCI ................................................. 615
Figure 19.8 Overview of Boot Mode State Transition Diagram................................................. 617
Figure 19.9 Programming/Erasing Overview Flow.................................................................... 618
Figure 19.10 RAM Map when Programming/Erasing is Executed ............................................ 619
Figure 19.11 Programming Procedure........................................................................................ 620
Figure 19.12 Erasing Procedure ................................................................................................. 625
Figure 19.13 Repeating Procedure of Erasing and Programming............................................... 627
Figure 19.14 Procedure for Programming User MAT in User Boot Mode ................................ 629
Figure 19.15 Procedure for Erasing User MAT in User Boot Mode .......................................... 631
Figure 19.16 Transitions to Error-Protection State..................................................................... 643
Figure 19.17 Switching between User MAT and User Boot MAT ............................................ 645
Figure 19.18 Memory Map in Programmer Mode...................................................................... 645
Figure 19.19 Boot Program States..............................................................................................647
Figure 19.20 Bit-Rate-Adjustment Sequence ............................................................................. 648
Figure 19.21 Communication Protocol Format .......................................................................... 649
Figure 19.22 Sequence of New Bit Rate Selection..................................................................... 660
Figure 19.23 Programming Sequence......................................................................................... 663
Figure 19.24 Erasure Sequence .................................................................................................. 666
Section 20 Clock Pulse Generator
Figure 20.1 Block Diagram of Clock Pulse Generator ............................................................... 677
Figure 20.2 Typical Connection to Crystal Resonator................................................................ 678
Figure 20.3 Equivalent Circuit of Crystal Resonator.................................................................. 678
Figure 20.4 Example of External Clock Input ............................................................................ 679
Figure 20.5 External Clock Input Timing................................................................................... 680
Figure 20.6 Timing of External Clock Output Stabilization Delay Time................................... 681
Figure 20.7 Subclock Input from EXCL Pin and ExEXCL Pin ................................................. 682
Figure 20.8 Subclock Input Timing............................................................................................ 683
Figure 20.9 Note on Board Design of Oscillator Section ........................................................... 684
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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