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參數(shù)資料
| 型號： | PM2329 |
| 英文描述： | Telecommunication IC |
| 中文描述： | 通信集成電路 |
| 文件頁數(shù)： | 45/162頁 |
| 文件大小： | 1581K |
| 代理商： | PM2329 |
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Proprietary and Confidential to PMC-Sierra, Inc and for its Customers
’
Internal Use
Document ID: PMC-2010146, Issue 4
48
PM2329 ClassiPI Network Classification Processor Datasheet
Figure 8 System Interface DMA Timing (ZBT Mode)
2.4.1.4 64-Bit Mode
If SDWIDTH64 is pulled high during reset, the System bus works in 64-bit mode. In this mode, the bus
supports 64-bit read and 64/32 bit write operations. All bus data is assumed to be aligned on an 8 byte
boundary; thus SA2 is assumed to be 0 and is not connected to the processor address bus.
Packet data transfers over the system interface follow the network byte order for packet transfer. All other
data transfers are assumed to be Big Endian (that is, the most significant byte transfers at the lowest
address).
The processor must take care when performing 32-bit read accesses when it is configured for a 64-bit bus
width. It can perform 64-bit read accesses without any side effects; however, if a 32-bit read access is
performed to an address that is part of a 64-bit register and which contains self clearing bits or which, if
read, can trigger other actions, then undesirable side effects can occur. Similarly, if the processor code
performs a misaligned read, indeterminate side effects can occur.
Table 14
System Bus 64-bit
System Data Bus (SD)
47:40
39:32
2
3
Bit Range
Byte Address
63:56
0
55:46
1
31:24
4
23:16
5
15:8
6
7:0
7
DMA Timing, ZBT Mode
(Supported in single-channel mode only)
SCLK
SCE0*/
SCE1*
SCE2
SOE*
SRW*
SWHE*
SWLE*
WD1
WDn
WDn
WD EOP
DMA Write Cycles
PSPBA
PSCC
PSPD
Don
’
t Care
Don
’
t Care
DMA Write Cycles
Non-DMA or Idle
Non-DMA or Idle
Non-DMA
or Idle
PSEOP
SA[15:3]
SD[63:0]
Don
’
t Care
Don
’
t Care
Don
’
t Care
Don
’
t Care
Don
’
t Care
Don
’
t Care
Don
’
t Care
Don
’
t Care
Don
’
t Care
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PDF描述 |
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