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參數(shù)資料
| 型號(hào)： | IBM21P100BGB |
| 元件分類： | 總線控制器 |
| 英文描述： | PCI BUS CONTROLLER, PBGA304 |
| 封裝： | 31 X 31 MM, HEAT SINK, PLASTIC, BGA-304 |
| 文件頁(yè)數(shù)： | 89/140頁(yè) |
| 文件大小： | 2032K |
| 代理商： | IBM21P100BGB |
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IBM21P100BGB
IBM 133 PCI-X Bridge R1.1
Configuration Registers
Page 44 of 131
ppb11_pcix_regs.fm.03
July 9, 2001
5.2.4.15 Secondary Latency Timer Register
This register specifies, in PCI bus clock units, the value of the Secondary Latency Timer for this device as a
bus master. Masters that can burst for more than two data phases must implement this register as Read/
Write.
5.2.4.16 I/O Base Register
The I/O Base register specifies the base of the I/O address range bits 15:12 and is used in conjunction with
the I/O Limit register and I/O Base Upper 16 Bits and I/O Limit Upper 16 Bits registers to specify a range of
32-bit addresses supported for I/O transactions on the PCI Bus. Address bits 11:0 are assumed to be x‘000’
for the base address. This register also specifies that the bridge supports 32-bit I/O addressing.
Address Offset
x‘1B’
Access
See individual fields
Reset Value
x'00' in PCI mode, x'40' in PCI-X mode
Secondary Latency Timer
7654
3210
Bit(s)
Access
Field Name and Description
7:3
RW
Read/Write to set granularity in 8-cycle increments.
2:0
RO
Forced to b‘000’ to force 8-cycle increments for the latency timer.
Address Offset
x‘1C’
Access
See individual fields
Reset Value
x‘X1’
I/O Base
Address
32-Bit
Addressing
7654
3210
Bit(s)
Access
Field Name and Description
7:4
RW
I/O Base Address
Address bits 15:12 of the base address for the address range of I/O operations that are passed from the primary
to the secondary PCI bus.
3:0
RO
Set to b‘0001’ to indicate that 32-bit I/O addressing is supported.
相關(guān)PDF資料 |
PDF描述 |
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| IBM21P100BGC | PCI BUS CONTROLLER, PBGA304 |
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| IBM25EMPPC603EBG-100 | 32-BIT, 100 MHz, RISC PROCESSOR, CBGA255 |
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