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參數(shù)資料
| 型號： | IBM21P100BGB |
| 元件分類： | 總線控制器 |
| 英文描述： | PCI BUS CONTROLLER, PBGA304 |
| 封裝： | 31 X 31 MM, HEAT SINK, PLASTIC, BGA-304 |
| 文件頁數(shù)： | 72/140頁 |
| 文件大小： | 2032K |
| 代理商： | IBM21P100BGB |
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IBM21P100BGB
IBM 133 PCI-X Bridge R1.1
ppb11_pcix_regs.fm.03
July 9, 2001
Configuration Registers
Page 29 of 131
Table 8: Register Summary (Page 1 of 2)
Register Name
Starting
Address
Description
See
Page
PCI Configuration Space Header Registers
Vendor ID
x‘00’
Manufacturer ID, assigned by PCI Special Interest Group
Device ID
x‘02’
Device ID number
Command
x‘04’
PCI bus configuration parameters
Status
x‘06’
PCI event status
Revision ID
x‘08’
Revision ID number
Class Code
x‘09’
Class Code designator
CacheLineSize
x‘0C’
PCI cache line size in DWords
Latency Timer
x‘0D’
Latency value of bus master
Header Type
x‘0E’
Header type
BIST
x‘0F’
not supported
Base Address
x‘10’
x‘14’
not supported
Primary Bus Number
x‘18’
Bus number of primary interface PCI segment
Secondary Bus Number
x‘19’
Bus number of secondary interface PCI segment
Subordinate Bus Number
x‘1A’
Bus number of highest PCI segment behind bridge
Secondary Latency Timer
x‘1B’
Value of secondary latency timer as bus master
I/O Base
x‘1C’
Base of I/O address range bits
I/O Limit
x‘1D’
Upper address of I/O address range bits
Secondary Status
x‘1E’
Secondary interface event status
Memory Base
x‘20
Base of memory mapped I/O address range bits
Memory Limit
x‘22’
Upper limit of memory mapped I/O address range bits
Prefetchable Memory Base
x‘24’
Base of prefetchable memory address range bits
Prefetchable Memory Limit
x‘26’
Upper limit of prefetchable memory address range bits
Prefetchable Base Upper 32 Bits
x‘28’
Base of prefetchable address range bits 63:32
Prefetchable Limit Upper 32 Bits
x‘2C’
Upper limit of prefetchable address range bits 63:32
I/O Base Upper 16 Bits
x‘30’
Base of I/O address range bits 63:32
I/O Limit Upper 16 Bits
x‘32’
Upper limit of I/O address range bits 63:32
Capabilities Pointer
x‘34’
Specifies a pointer to a capabilities list item
Reserved Registers
x‘35’
Reserved
Interrupt Line
x‘3C’
Communicates interrupt line routing information between initialization code
and device driver
Interrupt Pin
x‘3D’
not supported
Bridge Control
x‘3E’
Provides bridge-specific Command register extensions
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IBM21P100BGC | PCI BUS CONTROLLER, PBGA304 |
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| IBM25405GP-3BA200C2 | RISC PROCESSOR, PBGA456 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| IBM25403GCX-3JC50C2 | 制造商:IBM 功能描述:403GCX-3JC50C2 |
| IBM25403GCX-3JC66C2 | 制造商:IBM 功能描述: |
| IBM25403GCX3JC76C2 | 制造商:IBM 功能描述: |
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