參數(shù)資料
型號(hào)： DS3112
廠商： DALLAS SEMICONDUCTOR
元件分類： Digital Transmission Controller
英文描述： DATACOM, FRAMER, PBGA256
封裝： 27 X 27 MM, PLASTIC, BGA-256
文件頁數(shù)： 71/134頁
文件大?。?/td> 900K
代理商： DS3112
DS3112
41 of 134
HDLC Status Bit Flow Figure 4.3E
Note: All event latches above are cleared when the HSR register is read.
Internal Transmit
Low Water Mark
Signal from
HDLC
Internal Receive
High Water Mark
Signal from
HDLC
Event Latch
Internal Receive
Packet Start
Signal from
HDLC
OR
RHWM
(HSR Bit 4)
RPS
(HSR Bit 5)
Mask
HDLC
(IMSR Bit 3)
INT*
Hardware
Signal
HDLC
Status Bit
(MSR Bit 3)
Mask
RHWM (IHSR Bit 4)
RPS (IHSR Bit 5)
Event Latch
RPE
(HSR Bit 6)
Internal Receive
Packet End
Signal from
HDLC
Event Latch
Internal Transmit
FIFO Underrun
Signal from
HDLC
Event Latch
Internal Receive
FIFO Overrun
Signal from
HDLC
TUDR
(HSR Bit 7)
ROVR
(HSR Bit 13)
Mask
RPE (IHSR Bit 6)
Mask
TUDR (IHSR Bit 3)
ROVR (IHSR Bit 13)
Event Latch
Internal Receive
Abort Detect
Signal from
HDLC
RABT
(HSR Bit 15)
Mask
RABT (IHSR Bit 15)
Event Latch
Transmit
Packet End
Signal from
HDLC
TEND
(HSR Bit 0)
Mask
TEND (IHSR Bit 0)
TLWM (IHSR Bit 2)
TLWM
(HSR Bit 2)
相關(guān)PDF資料
PDF描述
DS3131 SPECIALTY TELECOM CIRCUIT, PBGA256
DS3134 DATACOM, FRAMER, PBGA256
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DS3150Q DATACOM, PCM TRANSCEIVER, PQCC28
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參數(shù)描述
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