參數(shù)資料
型號： DS3112
廠商： DALLAS SEMICONDUCTOR
元件分類： Digital Transmission Controller
英文描述： DATACOM, FRAMER, PBGA256
封裝： 27 X 27 MM, PLASTIC, BGA-256
文件頁數(shù)： 19/134頁
文件大小： 900K
代理商： DS3112
DS3112
115 of 134
LOW SPEED (T1 and E1) PORT AC TIMING DIAGRAM Figure 12A
AC CHARACTERISTICS – HIGH SPEED (T3 and E3) PORTS
(0
C to 70C; VDD = 3.3V 5% for DS3112;
-40
C to +85C; VDD = 3.3V 5% for DS3112N)
Parameter
Symbol
Min
Typ
Max
Units
Notes
HRCLK / HTCLK Clock Period
t1
22.4
29.1
ns
1, 3
2, 3
HRCLK Clock Low Time
t2
9
ns
HRCLK Clock High Time
t3
9
ns
HRPOS/HRNEG Set Up Time to the
Rising Edge or Falling Edge of
HRCLK
t4
3
ns
HRPOS/HRNEG Hold Time from the
Rising Edge or Falling Edge of
HRCLK
t5
3
ns
Delay from the Rising Edge or
Falling Edge of HTCLK to Data
Valid on HTPOS/HTNEG
t6
5
ns
NOTES:
1. T3 Mode
2. E3 Mode
3. HTCLK is a buffered version of either FTCLK or HRCLK and as such, the duty cycle of HTCLK is
determined by the source clock
4. In Normal Mode, HRPOS and HRNEG are sampled on the rising edge of HRCLK and HTPOS and
HTNEG are updated on the rising edge of HTCLK
5. In Inverted Mode, HRPOS and HRNEG are sampled on the falling edge of HRCLK and HTPOS and
HTNEG are updated on the falling edge of HTCLK
LRDAT
LTDAT
t4
t5
t6
t1
t2
t3
LRCLK (or LRCCLK) /
LTCLK (or LTCCLK)
Normal Mode
ls_ac
LRCLK (or LRCCLK) /
LTCLK (or LTCCLK)
Inverted Mode
相關(guān)PDF資料
PDF描述
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