參數(shù)資料
型號(hào)： DS3112
廠商： DALLAS SEMICONDUCTOR
元件分類(lèi)： Digital Transmission Controller
英文描述： DATACOM, FRAMER, PBGA256
封裝： 27 X 27 MM, PLASTIC, BGA-256
文件頁(yè)數(shù)： 11/134頁(yè)
文件大?。?/td> 900K
代理商： DS3112
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DS3112
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Identification Register
The Identification register contains a 32-bit shift register and a 32-bit latched parallel output. This
register is selected during the IDCODE instruction and when the TAP controller is in the Test-Logic-
Reset state.
Boundary Scan Register
This register contains both a shift register path and a latched parallel output for all control cells and
digital I/O cells and is 196 bits in length. Table 11.4A shows all of the cell bit locations and definitions.
Boundary Scan Control Bits Table 11.4A
Bit
Symbol
Lead
I/O or Control Bit Description
0
OUT_ENB
control
bit
0 = outputs are active
1 = outputs are 3-state ( “z” )
1
TEST
C3
I
2
CINT_ENB_N
control
bit
0 = CINT* is a zero ( “0” )
1 = CINT* is 3-state ( “z” )
3
CINT_OUT
A2
O (open drain)
4CINT_IN
A2
I
5CMS
B2
I
6CIM
B3
I
7
CCS*
C4
I
8
CRD*
D5
I
9CWR*
A3
I
10
T3E3MS
B4
I
11
RST*
C5
I
12
G747E
B6
I
13
CALE
C7
I
14
FRMECU
A7
I
15
FRLOF
C8
O
16
FRLOS
B8
O
17
FRSOF
A8
O
18
FRDEN
C9
O
19
FRD
B9
O
20
FRCLK
A9
O
21
FTDEN
C10
O
22
FTD
B10
I
23
FTCLK
A10
I
24
FTSOF_ENB_N
control
bit
1 = FTSOF is an input
0 = FTSOF is an output
25
FTSOF_OUT
A11
O
26
FTSOF_IN
A11
I
27
FTMEI
C11
I
28
HRNEG
C12
I
29
HRCLK
A13
I
30
HRPOS
B13
I
31
HTNEG
A14
O
32
HTCLK
B14
O
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PDF描述
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