參數(shù)資料
型號： DS3112
廠商： DALLAS SEMICONDUCTOR
元件分類： Digital Transmission Controller
英文描述： DATACOM, FRAMER, PBGA256
封裝： 27 X 27 MM, PLASTIC, BGA-256
文件頁數(shù)： 20/134頁
文件大小： 900K
代理商： DS3112
DS3112
116 of 134
HIGH SPEED (T3 and E3) PORT AC TIMING DIAGRAM Figure 12B
AC CHARACTERISTICS – FRAMER (T3 and E3) PORTS
(0
C to 70C; VDD = 3.3V 5% for DS3112;
-40
C to +85C; VDD = 3.3V 5% for DS3112N)
Parameter
Symbol
Min
Typ
Max
Units
Notes
FRCLK / FTCLK Clock Period
t1
22.4
29.1
ns
1, 3
2, 3
FTCLK Clock Low Time
t2
9
ns
FTCLK Clock High Time
t3
9
ns
FTD/FTSOF Set Up Time to the
Rising Edge or Falling Edge of
FTCLK
t4
3
ns
4
FTD/FTSOF Hold Time from the
Rising Edge or Falling Edge of
FTCLK
t5
3
ns
4
Delay from the Rising Edge or
Falling Edge of FRCLK/FTCLK to
Data Valid on FRDEN/FRD/FRSOF/
FTDEN/FTSOF
t6
5
ns
5
NOTES:
1. T3 Mode
2. E3 Mode
3. FRCLK is a buffered version of either FTCLK or HRCLK and as such, the duty cycle of FRCLK is
determined by the source clock
4. FTSOF is configured to be an input
5. FTSOF is configured to be an output
6. In Normal Mode, FTD (and FTSOF if it is configured as an input) is sampled on the rising edge of
FTCLK and FRDEN, FRD, FRSOF, FTDEN (and FTSOF if it is configured as an output) are updated
on the rising edge of FRCLK or FTCLK
7. In Inverted Mode, FTD (and FTSOF if it is configured as an input) is sampled on the falling edge of
FTCLK and FRDEN, FRD, FRSOF, FTDEN (and FTSOF if it is configured as an output) are updated
on the falling edge of FRCLK or FTCLK
HRCLK / HTCLK
Normal Mode
HRPOS / HRNEG
HTPOS / HTNEG
t4
t5
t6
t1
t2
t3
HRCLK / HTCLK
Inverted Mode
ls_ac
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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