
iii
18522F/0—Jan1997
AMD-K5 Processor Data Sheet
PRELIMINARY INFORMATION
Contents
1
AMD-K5 Processor Features . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.1
Redefining the Next Generation . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2
High-Performance Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.3
Compatibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
2
Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
3
Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
4
Architectural Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
4.1
Superscalar RISC Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
4.2
Out-of-Order Execution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
4.3
Register Renaming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
4.4
64-Bit Data Bus Interface Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
4.5
Innovative x86 Instruction Predecoding . . . . . . . . . . . . . . . . . . . 7
4.6
Cache Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
4.7
Branch Prediction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
4.8
Unique x86 Instruction Conversion and Decoding . . . . . . . . . . 9
4.9
Reorder Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
4.10
Register File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
4.11
The Right Combination
—Compatibility and Performance . . 11
5
CPU Identification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
6
Logic Symbol Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
7
Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
A31–A5/A4–A3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
A20M . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
ADS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
ADSC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
AHOLD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
AP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
APCHK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
BE7–BE0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
BF (Model 0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
BF1–BF0 (Model 1 and Model 2) . . . . . . . . . . . . . . . . . . . . . . . . 16
BOFF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
BRDY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
BRDYC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
BREQ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
BUSCHK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
CACHE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
CLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
D/C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
D63–D0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18