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參數(shù)資料
| 型號(hào)： | PM6344 |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PQFP128 |
| 封裝： | 20 X 14 MM, PLASTIC, QFP-128 |
| 文件頁(yè)數(shù)： | 99/256頁(yè) |
| 文件大?。?/td> | 1030K |
| 代理商： | PM6344 |
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STANDARD PRODUCT
PMC-Sierra, Inc.
PM6344 EQUAD
PMC-951013
ISSUE 5
QUADRUPLE E1 FRAMER
86
Register 00EH, 08EH, 10EH, 18EH: Phase Status Word (LSB)
Bit
Type
Function
Default
Bit 7
R
PSB[7]
X
Bit 6
R
PSB[6]
X
Bit 5
R
PSB[5]
X
Bit 4
R
PSB[4]
X
Bit 3
R
PSB[3]
X
Bit 2
R
PSB[2]
X
Bit 1
R
PSB[1]
X
Bit 0
R
PSB[0]
X
This register contains the least significant byte, PSB[7:0], of the 9-bit phase
status word. The 9-bit phase status word indicates the relative phase difference
between the received E1 line timing (available on RCLKO[x]) and system timing.
By utilizing the value of the phase status word, the system timing can be locked
to the receive line timing via an external software controlled phase-locked-loop.
The least significant 8 bits contained in this register indicate a count value (0-
255) of the number of system backplane clock cycles between successive 125μs
frame pulses. The most significant 5 bits (PSB[7:3]) represent a time slot number
(0-31) and the least significant 3 bits (PSB[2:0]) represent the bit number within
the timeslot (0-7). The count value corresponds to the location within the system
frame where the receive line-timed frame pulse occurred. If the received line
clock frequency is higher on average than the system clock frequency, the phase
status word value will be seen to decrease during successive register reads. If
the received line clock frequency is lower on average than the system clock
frequency, the phase status word value will be seen to increase during
successive register reads.
The 9th bit of the Phase Status Word indicates the "frame count" and will toggle
when two successive 8-bit counter values straddle a frame boundary. The
PSB[8] bit will toggle when the bit and timeslot count indicated by PSB[7:0]
exceeds timeslot 31, bit 7 or the count goes below timeslot 0, bit 0. This is
determined by comparing the PSB[7:6] bits of the current phase status word
value to those of the previous word value; PSB[8] is toggled only under the
following conditions (all other bit value transitions leave PSB[8] unchanged):
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM6388 | CONNECTOR |
| PM6388-RI | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM6541 | E1XC EVALUATION DAUGHTERBOARD |
| PM6650 | MSM6150 CHIPSET SOLUTION |
| PM73121 | AAL1 Segmentation And Reassembly Processor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM6344-RI | 制造商:PMC 制造商全稱:PMC 功能描述:QUADRUPLE E1 FRAMER |
| PM6388 | 制造商:PMC 制造商全稱:PMC 功能描述:OCTAL E1 FRAMER |
| PM6388RI | 制造商:PMC-Sierra 功能描述: |
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