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參數(shù)資料
| 型號(hào)： | PM6344 |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PQFP128 |
| 封裝： | 20 X 14 MM, PLASTIC, QFP-128 |
| 文件頁數(shù)： | 235/256頁 |
| 文件大小： | 1030K |
| 代理商： | PM6344 |
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STANDARD PRODUCT
PMC-Sierra, Inc.
PM6344 EQUAD
PMC-951013
ISSUE 5
QUADRUPLE E1 FRAMER
222
4. Microprocessor Interface timing applies to normal mode register accesses
only.
5. When a set-up time is specified between an input and a clock, the set-up time
is the time in nanoseconds from the 1.4 Volt point of the input to the 1.4 Volt
point of the clock.
6. When a hold time is specified between an input and a clock, the hold time is
the time in nanoseconds from the 1.4 Volt point of the clock to the 1.4 Volt
point of the input.
7. In non-multiplexed address/data bus architectures ALE should be held high
and parameters tS
ALR
, tH
ALR
, tV
L
, tS
LR
and tH
LR
are not applicable.
8. Parameter tH
AR
is not applicable when address latching is used.
9. Output tristate delay is the time in nanoseconds from the 1.4 Volt point of the
reference signal to ±300mV of the termination voltage on the output. The test
load is 50
to 1.4V in parallel with 10 pf to GND.
Table 11
- Microprocessor Write Access (Figure 36)
Symbol
Parameter
Min
Max
Units
tS
AW
Address to Valid Write Set-up
Time
10
ns
tS
DW
Data to Valid Write Set-up Time
20
ns
tS
ALW
Address to Latch Set-up Time
10
ns
tH
ALW
Address to Latch Hold Time
10
ns
tV
L
Valid Latch Pulse Width
20
ns
tS
LW
Latch to Write Set-up
0
ns
tH
LW
Latch to Write Hold
5
ns
tH
DW
Data to Valid Write Hold Time
5
ns
tH
AW
Address to Valid Write Hold Time
5
ns
tV
WR
Valid Write Pulse Width
40
ns
相關(guān)PDF資料 |
PDF描述 |
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| PM6388 | CONNECTOR |
| PM6388-RI | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
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參數(shù)描述 |
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| PM6388RI | 制造商:PMC-Sierra 功能描述: |
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