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參數(shù)資料
| 型號： | PM6344 |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PQFP128 |
| 封裝： | 20 X 14 MM, PLASTIC, QFP-128 |
| 文件頁數(shù)： | 88/256頁 |
| 文件大?。?/td> | 1030K |
| 代理商： | PM6344 |
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STANDARD PRODUCT
PMC-Sierra, Inc.
PM6344 EQUAD
PMC-951013
ISSUE 5
QUADRUPLE E1 FRAMER
75
Input Transmit Data
Bit Settings
XCLK Freq Effect on Output Transmit
Data
Backplane transmit
data timed to
BTCLK[x].
HSBPSEL
XCLKSEL
OCLKSEL1 =0
OCLKSEL0 =1
PLLREF1
PLLREF0
TCLKISEL
SMCLKO
XCLKSEL
TCLKISEL
SMCLKO
HSBPSEL
XCLKSEL
OCLKSEL1 =0
OCLKSEL0 =0
PLLREF1
PLLREF0
TCLKISEL
SMCLKO
XCLKSEL
HSBPSEL
XCLKSEL
OCLKSEL1 =0
OCLKSEL0 =0
PLLREF1
PLLREF0
TCLKISEL
SMCLKO
=0
=0
=X
=X
=0
=0
=1
=1
=1
=0
=0
49.152MHz
16.384MHz
No jitter attenuation.
TCLKO[x] is equal to
TCLKI[x] (useful for higher
rate MUX applications).
Same as above.
Backplane transmit
data timed to
BTCLK[x].
=X
=X
=0
=1
=1
=0
=1
49.152MHz
16.384MHz
TCLKI[x] is a jitter-free
16.384MHz clock.
TCLKO[x] is equal to
TCLKI[x]÷8.
1
Same as above.
Backplane transmit
data timed to
BTCLK[x].
=X
=X
=1
=1
jitter-free
16.384MHz
XCLK is a jitter-free
16.384MHz clock.
TCLKO[x] is equal to
XCLK÷8.
1
1. The register bits SYNC, CENT, and LIMIT in the DJAT Configuration Register
must be set to logic 0 in these configurations.
Upon reset of the EQUAD, these bits are cleared to zero, selecting digital jitter
attenuation with TCLKO[x] referenced to the backplane transmit clock, BTCLK[x].
Figure 8 illustrates the various bit setting options, with the reset condition
highlighted.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM6388 | CONNECTOR |
| PM6388-RI | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM6541 | E1XC EVALUATION DAUGHTERBOARD |
| PM6650 | MSM6150 CHIPSET SOLUTION |
| PM73121 | AAL1 Segmentation And Reassembly Processor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM6344-RI | 制造商:PMC 制造商全稱:PMC 功能描述:QUADRUPLE E1 FRAMER |
| PM6388 | 制造商:PMC 制造商全稱:PMC 功能描述:OCTAL E1 FRAMER |
| PM6388RI | 制造商:PMC-Sierra 功能描述: |
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