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參數(shù)資料
| 型號： | PM6344 |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PQFP128 |
| 封裝： | 20 X 14 MM, PLASTIC, QFP-128 |
| 文件頁數(shù)： | 54/256頁 |
| 文件大小： | 1030K |
| 代理商： | PM6344 |
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STANDARD PRODUCT
PMC-Sierra, Inc.
PM6344 EQUAD
PMC-951013
ISSUE 5
QUADRUPLE E1 FRAMER
41
signaling substitution) by use of the master trunk conditioning bit in the
Configuration Register.
Common Channel Signaling (CCS) is supported in time slot 16 either through the
internal HDLC Transmitter (XFDL) or through a serial data input and clock output.
Support is provided for the transmission of AIS and TS16 AIS, and the
transmission of remote alarm and remote multiframe alarm signals.
PCM output signals may be selected to conform to HDB3 or AMI line coding.
8.10 Transmit Per-Channel Serial Controller (PCSC)
The Transmit Per-channel Serial Controller allows data and signaling trunk
conditioning or idle code to be applied on the transmit E1 stream on a per-
timeslot basis. It also allows per-timeslot control of data inversion and application
of digital milliwatt.
The Transmit Per-channel Serial Controller function is provided by a Per-Channel
Serial Controller (PCSC) block. The TPSC interfaces directly to the TRAN block
and provides serial streams for signaling control, idle code data and PCM data
control.
The registers are accessible from the μP interface in an indirect address mode.
The BUSY indication signal can be polled from an internal status register to
check for completion of the current operation.
8.11 HDLC Transmitter (XFDL)
The HDLC Transmitter function is provided by the XFDL block. The XFDL is
designed to provide a serial data link for the TRAN E1 Transmitter block. The
XFDL is used under microprocessor or DMA control to transmit HDLC data
frames in Time Slot 16 or in the Time Slot 0 National Use bits when the EQUAD
is enabled to use the internal HDLC transmitter. The XFDL performs all of the
data serialization, CRC generation, zero-bit stuffing, as well as flag, idle, and
abort sequence insertion. Data to be transmitted is provided on an interrupt-
driven basis by writing to a double-buffered transmit data register. Upon
completion of the frames, a CRC Q.921 frame check sequence is transmitted,
followed by idle flag sequences. If the transmit data register underflows, an abort
sequence is automatically transmitted.
When enabled for use (via the EN bit in the XFDL Configuration register), the
XFDL continuously transmits the flag character (01111110). Data bytes to be
transmitted are written into the Transmit Data Register. After the parallel-to-serial
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM6388 | CONNECTOR |
| PM6388-RI | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
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參數(shù)描述 |
|---|---|
| PM6344-RI | 制造商:PMC 制造商全稱:PMC 功能描述:QUADRUPLE E1 FRAMER |
| PM6388 | 制造商:PMC 制造商全稱:PMC 功能描述:OCTAL E1 FRAMER |
| PM6388RI | 制造商:PMC-Sierra 功能描述: |
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