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參數(shù)資料
| 型號(hào)： | PM6344 |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PQFP128 |
| 封裝： | 20 X 14 MM, PLASTIC, QFP-128 |
| 文件頁(yè)數(shù)： | 59/256頁(yè) |
| 文件大?。?/td> | 1030K |
| 代理商： | PM6344 |
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STANDARD PRODUCT
PMC-Sierra, Inc.
PM6344 EQUAD
PMC-951013
ISSUE 5
QUADRUPLE E1 FRAMER
46
Figure 7
- DJAT Jitter Transfer
0
-10
-20
-30
-40
-501
10
100
1k
10k
Jitter Frequency, Hz
Jitter Gain
(dB)
8.8
G.737, G738,
G.739, G.742
max
DJAT
response
Frequency Range
In the non-attenuating mode, that is, when the FIFO is within one UI of
overrunning or under running, the tracking range is 1.963 to 2.133 MHz. The
guaranteed linear operating range for the jittered input clock is 2.048 MHz ±
1278 Hz with worst case jitter (42 UIpp) and maximum XCLK frequency offset (±
100 ppm). The nominal range is 2.048 MHz ± 103 Hz with no jitter or XCLK
frequency offset.
8.13 Timing Options (TOPS)
The Timing Options block provides a means of selecting the source of the
internal input clock to the DJAT block, the reference signal for the digital PLL, and
the clock source used to derive the output TCLKO[x] signal.
8.14 Digital E1 Transmit Interface (DTIF)
The Digital E1 Transmit Interface provides control over the various output options
available on the multifunctional digital transmit pins TDP/TDD[x] and
TDN/TFLG[x]. When configured for dual-rail output, the multifunctional pins
become the TDP[x] and TDN[x] outputs. These outputs can be formatted as
either return-to-zero (RZ) or non-return-to-zero (NRZ) signals and can be
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM6388 | CONNECTOR |
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| PM6650 | MSM6150 CHIPSET SOLUTION |
| PM73121 | AAL1 Segmentation And Reassembly Processor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM6344-RI | 制造商:PMC 制造商全稱:PMC 功能描述:QUADRUPLE E1 FRAMER |
| PM6388 | 制造商:PMC 制造商全稱:PMC 功能描述:OCTAL E1 FRAMER |
| PM6388RI | 制造商:PMC-Sierra 功能描述: |
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