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參數(shù)資料
| 型號： | PM6344 |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PQFP128 |
| 封裝： | 20 X 14 MM, PLASTIC, QFP-128 |
| 文件頁數(shù)： | 34/256頁 |
| 文件大?。?/td> | 1030K |
| 代理商： | PM6344 |
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STANDARD PRODUCT
PMC-Sierra, Inc.
PM6344 EQUAD
PMC-951013
ISSUE 5
QUADRUPLE E1 FRAMER
21
Pin Name
Type
Pin No.
Function
BTFP[1]
BTFP[2]
BTFP[3]
BTFP[4]
Input
69
70
71
72
Backplane Transmit Frame Pulse (BTFP[4:1]). These
inputs are used to frame align the transmitters to the
system backplane. If basic frame alignment only is
required, a pulse at least 1 BTCLK[x] cycle wide must
be provided on BTFP[x] at multiples of 256 bit periods.
If multiframe alignment is required, transmit multiframe
alignment must be enabled, and BTFP[x] must be
brought high to mark bit 1 of frame 1 of every 16 frame
signaling multiframe and brought low following bit 1 of
frame 1 of every 16 frame CRC multiframe. This mode
allows both multiframe alignments to be independently
controlled using the single BTFP[x] signal. Note that if
the signaling and CRC multiframe alignments are
coincident, BTFP[x] must pulse high for 1 BTCLK[x]
cycle every 16 frames. If register bit BTFPREF is set to
logic 1, BTFP[x] becomes the reference frame pulse for
the associated interface.
If frame alignment is not required, BTFP[x] may be tied
to logic high or low.
MTFP
Multiplexed Transmit Frame Pulse (MTFP). MTFP
shares a pin with BTFP[1]. BTFP[4:2] are unused when
the multiplex enable (MENB) input is asserted low.
When the multiplex enable (MENB) input is asserted
low, MTFP indicates the frame alignment of the bit
interleaved PCM and signaling streams in the same way
as BTFP[x]. If basic frame alignment only is required, a
pulse 1 MTCLK cycle wide must be provided on MTFP
at multiples of 2048 clock periods. If multiframe
alignment is required, transmit multiframe alignment
must be enabled, and MTFP must be brought high to
mark bit 1 of frame 1 of the first multiplexed PCM
stream (destined for transmitter number one) of every
16 frame signaling multiframe and brought low following
bit 1 of frame 1 of the first multiplexed PCM stream of
every 16 frame CRC multiframe. This mode allows both
multiframe alignments to be independently controlled
using the single MTFP signal. All four interfaces will
have the same frame alignment. Note that if the
signaling and CRC multiframe alignments are
coincident, MTFP must pulse high for 1 MTCLK cycle
every 16 frames (32768 clock cycles). MTFP is
sampled on the rising edge of MTCLK.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM6388 | CONNECTOR |
| PM6388-RI | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM6541 | E1XC EVALUATION DAUGHTERBOARD |
| PM6650 | MSM6150 CHIPSET SOLUTION |
| PM73121 | AAL1 Segmentation And Reassembly Processor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM6344-RI | 制造商:PMC 制造商全稱:PMC 功能描述:QUADRUPLE E1 FRAMER |
| PM6388 | 制造商:PMC 制造商全稱:PMC 功能描述:OCTAL E1 FRAMER |
| PM6388RI | 制造商:PMC-Sierra 功能描述: |
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