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參數(shù)資料
| 型號(hào)： | PM6344 |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PQFP128 |
| 封裝： | 20 X 14 MM, PLASTIC, QFP-128 |
| 文件頁(yè)數(shù)： | 51/256頁(yè) |
| 文件大?。?/td> | 1030K |
| 代理商： | PM6344 |
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STANDARD PRODUCT
PMC-Sierra, Inc.
PM6344 EQUAD
PMC-951013
ISSUE 5
QUADRUPLE E1 FRAMER
38
counter reaches 0. This algorithm biases OOF occurrences, leading to
declaration of red alarm when intermittent loss of frame alignment occurs.
8.4 Performance Monitor Counters (PMON)
The Performance Monitor Counters function is provided by the Performance
Monitor (PMON) block that accumulates CRC error events, frame
synchronization bit error events, line code violation events, and far end block
error events with saturating counters over consecutive intervals as defined by the
period of the supplied transfer clock signal (typically 1 second). When the transfer
clock signal is applied, the PMON block transfers the counter values into holding
registers and resets the counters to begin accumulating events for the interval.
The counters are reset in such a manner that error events occurring during the
reset are not missed. If enabled, an interrupt is generated whenever counter data
is transferred into the holding registers. If the holding registers are not read
between successive transfer clocks, an OVERRUN register bit is asserted.
Generation of the transfer clock within the EQUAD chip is performed by writing to
any counter register location (X4AH to X4FH) or by writing to the EQUAD
Revision/Chip ID/Global PMON Update register (00CH). The holding register
addresses are contiguous to facilitate polling operations.
8.5 HDLC Receiver (RFDL)
The HDLC Receiver function is provided by the RFDL block. The RFDL is a
microprocessor peripheral used to receive LAPD/HDLC frames on either Time
Slot 16 or the National Use bits of Time Slot 0.
The RFDL detects the change from flag characters to the first byte of data,
removes stuffed zeros on the incoming data stream, receives frame data, and
calculates the CRC Q.921 frame check sequence (FCS).
Received data is placed into a 4-level FIFO buffer. The Status Register contains
bits which indicate overrun, end of message, flag detected, and buffered data
available.
On end of message, the Status Register also indicates the FCS status and the
number of valid bits in the final data byte. Interrupts are generated when one,
two or three bytes (programmable via the RFDL configuration register) are stored
in the FIFO buffer. Interrupts are also generated when the terminating flag
sequence, abort sequence, or FIFO buffer overrun are detected.
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PDF描述 |
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參數(shù)描述 |
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| PM6344-RI | 制造商:PMC 制造商全稱:PMC 功能描述:QUADRUPLE E1 FRAMER |
| PM6388 | 制造商:PMC 制造商全稱:PMC 功能描述:OCTAL E1 FRAMER |
| PM6388RI | 制造商:PMC-Sierra 功能描述: |
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