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參數(shù)資料
| 型號： | PM6344 |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PQFP128 |
| 封裝： | 20 X 14 MM, PLASTIC, QFP-128 |
| 文件頁數(shù)： | 83/256頁 |
| 文件大?。?/td> | 1030K |
| 代理商： | PM6344 |
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STANDARD PRODUCT
PMC-Sierra, Inc.
PM6344 EQUAD
PMC-951013
ISSUE 5
QUADRUPLE E1 FRAMER
70
Register 006H, 086H, 106H, 186H: Transmit Framing Options
Bit
Type
Function
Default
Bit 7
R/W
PATHCRC
0
Bit 6
Unused
X
Bit 5
Unused
X
Bit 4
R/W
TXSA4EN
1
Bit 3
R/W
TXSA5EN
0
Bit 2
R/W
TXSA6EN
0
Bit 1
R/W
TXSA7EN
0
Bit 0
R/W
TXSA8EN
0
PATHCRC:
The PATHCRC bit allows upstream block errors to be preserved in the
transmit CRC bits. If PATHCRC is a logic 1, the CRC-4 bits are modified to
reflect any bit values in BTPCM[x] which have changed prior to transmission.
When PATHCRC is set to logic 0, the TRAN block is allowed to generate a
new CRC-4 value which overwrites the incoming CRC-4 word. For the
PATHCRC bit to be effective, the BTXMFP bit of the Transmit Backplane
Options register must be a logic 1; otherwise, the identification of the
incoming CRC-4 bits would be impossible. The PATHCRC bit only takes effect
if the GENCRC bit of the TRAN Configuration register (44H) is a logic 1 and
either the INDIS or FDIS bit in the same register are set to logic1.
TXSA4EN, TXSA5EN, TXSA6EN, TXSA7EN and TXSA8EN:
The TXSAxEN bits control the insertion of a data link into the Time Slot 0
National Use bits (Sa4 through Sa8).
These bits only have effect if the TRAN block Configuration DLEN bit is logic
0 or if the TRAN block Configuration SIGEN bit is logic 1. The TXSAxEN bits
take priority over the INDIS and FDIS bits of the TRAN block Configuration
register. The data link bits are still inserted if either INDIS or FDIS is logic 1.
If the TXDMASIG bit is a logic 1, the data link bits are sourced by the internal
HDLC transmitter; otherwise, the bits are sourced from the TDLSIG[x] pin. If
the TXSA4EN bit is logic 1, the TDLSIG[x] value is written into bit 4 of Time
Slot 0 of non-frame alignment signal frames. If the TXSA8EN bit is logic 1,
the TDLSIG[x] value is written into bit 8 of Time Slot 0 of non-frame alignment
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM6388 | CONNECTOR |
| PM6388-RI | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM6541 | E1XC EVALUATION DAUGHTERBOARD |
| PM6650 | MSM6150 CHIPSET SOLUTION |
| PM73121 | AAL1 Segmentation And Reassembly Processor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM6344-RI | 制造商:PMC 制造商全稱:PMC 功能描述:QUADRUPLE E1 FRAMER |
| PM6388 | 制造商:PMC 制造商全稱:PMC 功能描述:OCTAL E1 FRAMER |
| PM6388RI | 制造商:PMC-Sierra 功能描述: |
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