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參數(shù)資料
| 型號： | PM6344 |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PQFP128 |
| 封裝： | 20 X 14 MM, PLASTIC, QFP-128 |
| 文件頁數(shù)： | 22/256頁 |
| 文件大?。?/td> | 1030K |
| 代理商： | PM6344 |
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STANDARD PRODUCT
PMC-Sierra, Inc.
PM6344 EQUAD
PMC-951013
ISSUE 5
QUADRUPLE E1 FRAMER
9
Description
The PM6344 Quadruple E1 Framer (EQUAD) is a feature-rich device suitable for
use in many E1 systems with a minimum of external circuitry. Each of the
framers and transmitters is independently software configurable, allowing feature
selection without changes to external wiring.
On the receive side, the EQUAD recovers clock and data and can be configured
to frame to a basic G.704 2048 kbit/s signal or also frame to the signaling
multiframe alignment signal and the CRC multiframe alignment signal.
The EQUAD also supports detection of various alarm conditions such as loss of
signal, loss of frame, loss of signaling multiframe, loss of CRC multiframe, and
reception of remote alarm signal, remote multiframe alarm signal, alarm
indication signal, and timeslot 16 alarm indication signal. The EQUAD detects
and indicates the presence of remote alarm and AIS patterns and also integrates
red and AIS alarms as per industry specifications.
Performance monitoring with accumulation of CRC-4 errors, far end block errors,
framing bit errors, and line code violation is provided. The EQUAD also detects
and terminates HDLC messages on a data link. The data link may be extracted
from timeslot 16 and used for common channel signaling or may be extracted
from the national bits.
An elastic store for slip buffering and adaptation to backplane timing is provided,
as is a signaling extractor that supports signaling debounce, signaling freezing,
idle code substitution, digital milliwatt tone substitution, data inversion, and
signaling bit fixing on a per-channel basis. Receive side data and signaling trunk
conditioning is also provided.
On the transmit side, the EQUAD generates framing for a basic G.704 2048
kbit/s signal, or framing can be optionally disabled. The signaling multiframe
alignment structure may be optionally inserted and the CRC multiframe structure
may be optionally inserted.
Channel associated signaling insertion, idle code substitution, digital milliwatt
tone substitution, and data inversion on a per-timeslot basis is also supported.
Transmit side data and signaling trunk conditioning is provided.
HDLC messages on a data link can be transmitted. The data link may be
inserted into timeslot 16 and used for common channel signaling or may be
inserted into the national bits. The EQUAD can generate a low jitter transmit
clock and provides a FIFO for transmit jitter attenuation. When not used for jitter
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM6388 | CONNECTOR |
| PM6388-RI | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM6541 | E1XC EVALUATION DAUGHTERBOARD |
| PM6650 | MSM6150 CHIPSET SOLUTION |
| PM73121 | AAL1 Segmentation And Reassembly Processor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM6344-RI | 制造商:PMC 制造商全稱:PMC 功能描述:QUADRUPLE E1 FRAMER |
| PM6388 | 制造商:PMC 制造商全稱:PMC 功能描述:OCTAL E1 FRAMER |
| PM6388RI | 制造商:PMC-Sierra 功能描述: |
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