參數(shù)資料
型號(hào)： NS32FX164V-25
廠商： NATIONAL SEMICONDUCTOR CORP
元件分類(lèi)： 數(shù)字信號(hào)處理
英文描述： Advanced Imaging/Communication Signal Processors
中文描述： 16-BIT, 50 MHz, MIXED DSP, PQCC68
封裝： PLASTIC, LCC-68
文件頁(yè)數(shù)： 78/102頁(yè)
文件大?。?/td> 1053K
代理商： NS32FX164V-25
4.0 Device Specifications
(Continued)
4.4.2.2 Input Signal Requirements: NS32FX161-15, NS32FX164-20 and NS32FX164-25
(Continued)
Symbol Figure
Description
Reference/
Conditions
NS32FX161-15
NS32FX164-20
NS32FX164-25
Units
Min
Max
Min
Max
Min
Max
t
PWR
4-18
Power Stable to
RSTI R.E.
(Note 2)
After V
CC
Reaches 4.5V
50
40
30
m
s
t
RSTw
4-19
RSTI Pulse Width At 0.8V (Both Edges)
64
64
64
t
CTp
t
INTh
4-16
INT Signal Hold
After R.E., CTTL T2 of
Interrupt Acknowledge Cycle
0
0
0
ns
t
NMIs
4-17
NMI Setup Time
Before F.E., CTTL
15
14
12
ns
t
NMIh
4-17
NMI Hold Time
After F.E., CTTL
0
0
0
ns
t
SPCd
4-12
SPC Pulse Delay
from Slave
(Note 2)
After F.E., CTTL T4
2
2
2
t
CTp
t
SPCs
4-12
SPC Input Setup
Before R.E., CTTL
22
21
20
ns
t
SPCh
4-12
SPC Hold Time
After R.E., CTTL
0
0
0
ns
t
ADSs
4-9
ADS Input Setup
Before F.E., CTTL
15
t
CTp
b
3
14
t
CTp
b
3
12
t
CTp
b
3
ns
t
ADSh
4-9
ADS Input Hold
(Note 3)
After F.E., CTTL T1
0
0
0
ns
t
DDINs
4-9
DDIN Input Setup Before F.E., CTTL
15
14
12
ns
t
DDINih
4-9
DDIN Input Hold
After R.E., CTTL T4
0
0
0
ns
Note 1:
t
Dih
is always less than or equal to t
RDia
.
Note 2:
Not tested, guaranteed by design.
Note 3:
ADS must be deasserted before state T4 of the DMA controller cycle.
78
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