參數(shù)資料
型號(hào)： MPC823CZT25
廠(chǎng)商： MOTOROLA INC
元件分類(lèi)： 微控制器/微處理器
英文描述： 32-BIT, RISC PROCESSOR, PBGA256
封裝： 23 X 23 MM, 1.27 MM PITCH, PLASTIC, BGA-256
文件頁(yè)數(shù)： 1182/1407頁(yè)
文件大?。?/td> 13074K
代理商： MPC823CZT25
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Communication Processor Module
MOTOROLA
MPC823 USER’S MANUAL
16-277
SCC2
COMMUNICATION
16
PROCESSOR
MODULE
DATA LENGTH
These bits represent the number of bytes the SCC2 ASYNC HDLC controller should
transmit from this buffer descriptor data buffer. It is never modified by the communication
processor module. The value of this field must be greater than zero. These bits are written
by the SCC2 ASYNC HDLC controller after it finishes transmitting the associated data
buffer.
TX DATA BUFFER POINTER
These bits contain the address of the associated data buffer, can be even or odd, and can
reside in internal or external memory. This value is never modified by the communication
processor module. These bits are written by the SCC2 ASYNC HDLC controller after it
finishes transmitting the associated data buffer.
16.9.19.12.4 SCC2 ASYNC HDLC Event Register. When the SCC2 is in asynchronous
HDLC mode, the 16-bit memory-mapped SCC2 event register is referred to as the SCC2
asynchronous HDLC event (SCCE–ASYNC HDLC) register. Since each protocol has
specific requirements, the SCCE bits are different for each implementation. This register is
used to generate interrupts and report events recognized by the SCC2 ASYNC HDLC
channel. When an event is recognized, the SCC2 ASYNC HDLC controller sets the
corresponding bit in the SCCE–ASYNC HDLC register. Interrupts generated by this register
can be masked by the SCCM–ASYNC HDLC register.
A bit is cleared by writing a 1 (writing a zero has no effect) and more than one bit can be
cleared at a time. However, all unmasked bits must be cleared before the communication
processor module clears the internal interrupt request. This register is cleared at reset and
can be read at any time.
Bits 0–2, 5–6, and 8—Reserved
These bits are reserved and should be set to 0.
GLR—Glitch on RX
This bit indicates that the serial communication controller has found a glitch on the receive
clock.
GLT—Glitch on TX
This bit indicates that the serial communication controller has found a glitch on the transmit
clock.
SCCE–ASYNC HDLC
BIT
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
FIELD
RESERVED
GLr
GLt
RESERVED
IDL
RES
BRKE
BRKS
TXE
RXF
BSY
TXB
RXB
RESET
0
000000000
ADDR
(IMMR & 0xFFFF0000) + 0xA30
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PDF描述
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