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參數(shù)資料
| 型號(hào)： | MPC823CZT25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, RISC PROCESSOR, PBGA256 |
| 封裝： | 23 X 23 MM, 1.27 MM PITCH, PLASTIC, BGA-256 |
| 文件頁(yè)數(shù)： | 717/1407頁(yè) |
| 文件大?。?/td> | 13074K |
| 代理商： | MPC823CZT25 |
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External Bus Interface
MOTOROLA
MPC823 USER’S MANUAL
13-5
EXTERNAL
BUS
13
INTERFACE
BDIP
1
Low
O
Burst Data In Progress—Driven by the MPC823
when it owns the external bus. It is part of the burst
protocol. Asserted indicates that the second beat in
front of the current one is requested by the master.
This signal is negated prior to the end of a burst to
terminate the burst data phase early.
I
Used only for testing purposes.
TRANSFER START
TS
1
Low
O
Transfer Start—Driven by the MPC823 when it owns
the external bus.It indicates the start of a transaction
on the external bus.
I
Sampled by the MPC823 when an external device
initiates a transaction and the memory controller was
configured to handle external master accesses.
STS
1
Low
O
Special Transfer Start—Driven by the MPC823
when it owns the external bus. It indicates the start of
a transaction on the external bus or an internal
transaction in show cycle mode.
RESERVATION PROTOCOL
KR/RETRY
1
Low
I
Kill Reservation/Retry—When a bus cycle is
initiated by a stwcx instruction that was issued by the
core to a nonlocal bus on which the storage
reservation has been lost, this signal is used by the
nonlocal bus interface to back-off the cycle. Refer to
For a regular transaction, this signal is driven by the
slave device to indicate that the MPC823 has to
relinquish ownership of the bus and retry the cycle.
DATA
D[0:31]
32
High
I/O
Data Bus—The data bus has the following byte lane
assignments:
Data Byte
Byte Lane
D(0:7)
0
D(8:15)
1
D(16:23)
2
D(24:31)
3
O
Driven by the MPC823 when it owns the external bus
and has initiated a write transaction to a slave device.
For single beat transactions, if external A(6:31) and
TSIZ(0:1) do not select the byte lanes for transfer,
they will not supply valid data.
I
Driven by the slave in a read transaction. For single
beat transactions, if external A(6:31) and TSIZ(0:1) do
not select the byte lanes for transfer, they will not be
sampled by the MPC823. It is also sampled by the
MPC823 when the external master acquires the bus.
Table 13-1. Bus Interface Signals (Continued)
MNEMONIC
PINS
ACTIVE
I/O
DESCRIPTION
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MPC823ZT25 | 32-BIT, RISC PROCESSOR, PBGA256 |
| MPC8241LVR200X | 32-BIT, 200 MHz, RISC PROCESSOR, PBGA357 |
| MPC8241LVR166X | 32-BIT, 166 MHz, RISC PROCESSOR, PBGA357 |
| MPC8241LVR266D | 32-BIT, 266 MHz, RISC PROCESSOR, PBGA357 |
| MPC8241LZQ166D | 32-BIT, 166 MHz, RISC PROCESSOR, PBGA357 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MPC823ELD | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:MPC823e Mobile Computing Microprocessor |
| MPC823ELE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:MPC823e Mobile Computing Microprocessor |
| MPC823EPAD | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:MPC823e Mobile Computing Microprocessor |
| MPC823EPAK | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:MPC823e Mobile Computing Microprocessor |
| MPC823ERD | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:MPC823e Mobile Computing Microprocessor |
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