參數(shù)資料
型號(hào)： MPC823CZT25
廠(chǎng)商： MOTOROLA INC
元件分類(lèi)： 微控制器/微處理器
英文描述： 32-BIT, RISC PROCESSOR, PBGA256
封裝： 23 X 23 MM, 1.27 MM PITCH, PLASTIC, BGA-256
文件頁(yè)數(shù)： 1166/1407頁(yè)
文件大小： 13074K
代理商： MPC823CZT25
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Communication Processor Module
16-262
MPC823 USER’S MANUAL
MOTOROLA
SCC2
COMMUNICATION
16
PROCESSOR
MODULE
16.9.18.5 SCC2 APPLETALK PROGRAMMING EXAMPLE. Except for the previously
discussed register programming, use the example in Section 16.9.16.14 SCC2 HDLC
16.9.19 The SCC2 in Asynchronous HDLC Mode
Asynchronous HDLC is a frame-based protocol that uses HDLC framing techniques in
conjunction with UART-type characters. This protocol is typically used as the physical layer
for the point-to-point protocol (PPP) and the infra-red link access protocol (IRLAP). Even
though asynchronous HDLC can be implemented in conjunction with the core, it is more
efficient and less computationally intensive to allow the communication processor module
to perform the framing and transparency functions. The SCC2 in ASYNC HDLC mode is
also referred to as the SCC2 ASYNC HDLC controller.
16.9.19.1 FEATURES.The following list summarizes the main features of the SCC2 in
asynchronous HDLC mode:
Flexible data buffer structure that allows an entire frame or a section of one to be
transmitted and received
Separate interrupts for received frames and transmitted buffers
Automatic CRC generation and checking
Support for nonmultiplexed serial interface control signals
Automatic generation of opening and closing flags
Reception of frames with only one “shared” flag
Automatic generation and stripping of transparency characters according to RFC 1549
using transmit and receive control character maps
Programmable opening flag, closing flag, and control escape characters
Automatic transmission of the abort sequence after the STOP TRANSMIT command is
issued
Automatic transmission of idle characters between frames
16.9.19.2 SCC2 ASYNC HDLC CHANNEL FRAME TRANSMISSION PROCESS. The
SCC2 ASYNC HDLC controller, is designed to work with a minimum amount of intervention
from the core and operates similar to the SCC2 in HDLC mode. When the core enables the
transmitter and sets the R bit in the first transmit buffer descriptor, the SCC2 ASYNC HDLC
controller fetches the data from memory and starts transmitting the frame. When the
controller reaches the end of the current buffer descriptor, the CRC and closing flag are
appended if the L bit in the TX buffer descriptor is set. If the CM bit is clear, the asynchronous
HDLC transmitter writes the frame status bits into the buffer descriptor and clears the R bit.
If the I bit is set, the controller sets the TXB bit in the SCCE–ASYNC HDLC register. Thus,
the I bit can be used to generate an interrupt after each buffer, after a group of buffers, or
after each complete frame has been transmitted.
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PDF描述
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MPC8241LVR266D 32-BIT, 266 MHz, RISC PROCESSOR, PBGA357
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