- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄45353 > MPC823CZT25 (MOTOROLA INC) 32-BIT, RISC PROCESSOR, PBGA256 PDF資料下載
參數(shù)資料
| 型號(hào)： | MPC823CZT25 |
| 廠商： | MOTOROLA INC |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, RISC PROCESSOR, PBGA256 |
| 封裝： | 23 X 23 MM, 1.27 MM PITCH, PLASTIC, BGA-256 |
| 文件頁(yè)數(shù)： | 1060/1407頁(yè) |
| 文件大小： | 13074K |
| 代理商： | MPC823CZT25 |
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Communication Processor Module
MOTOROLA
MPC823 USER’S MANUAL
16-167
SCC2
COMMUNICATION
16
PROCESSOR
MODULE
TEND—Transmitter Frame Ending
This bit is specifically intended for NMSI transmitter encoding of the DPLL. This bit
determines whether the TXD2 signal should idle in a high state or in an encoded ones state
(high or low). It can, however, be used with other encodings besides NMSI.
0 = Default operation. The TXD2 signal is only encoded when data is transmitted,
including the preamble and opening and closing flags/syncs. When no data is
available to transmit, the signal is driven high.
1 = The TXD2 signal is always encoded, even when idles are transmitted.
TDCR—Transmit Divide Clock Rate
This field determines the divider rate of the transmitter. If the DPLL is not used, the 1
× value
should be chosen, except in asynchronous UART mode where 8
×, 16×, or 32× must be
chosen. You should program TDCR to equal RDCR in most applications. If the DPLL is used
in the application, the selection of TDCR depends on the encoding. NRZI usually requires
1
×, whereas FM0/FM1, Manchester, and Differential Manchester allow 8×, 16×, or 32×. The
8
× option allows highest speed, whereas the 32× option provides the greatest resolution.
TDCR is usually equal to RDCR so that the same clock frequency source can control both
the transmitter and receiver.
00 = 1
× clock mode. Only NRZ or NRZI encodings are allowed.
01 = 8
× clock mode.
10 = 16
× clock mode. Normally chosen for UART and AppleTalk.
11 = 32
× clock mode.
RDCR—Receive DPLL Clock Rate
This field determines the divider rate of the receive DPLL. If the DPLL is not used, the 1
×
value should be chosen, except in asynchronous UART mode where 8
×, 16×, or 32× must
be chosen. You should program this field to equal TDCR in most applications.
If the DPLL is used in the application, the selection of RDCR depends on the encoding. NRZI
usually requires 1
×, whereas FM0, FM1, Manchester, and Differential Manchester allow 8×,
16
×, or 32×. The 8× option allows highest speed, whereas the 32× option provides the
greatest resolution.
00 = 1
× clock mode. Only NRZ or NRZI decodings are allowed.
01 = 8
× clock mode.
10 = 16
× clock mode. Normally chosen for UART and AppleTalk.
11 = 32
× clock mode.
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