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參數(shù)資料
| 型號： | HC05V7GRS |
| 英文描述： | 68HC05V7 General Release Specification |
| 中文描述： | 68HC05V7一般版本規(guī)范 |
| 文件頁數(shù)： | 92/170頁 |
| 文件大?。?/td> | 980K |
| 代理商： | HC05V7GRS |
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MOTOROLA
Page 78
SECTION 12: CORE TIMER
MC68HC05V7 Specification Rev. 1.0
12.3
The Timer Counter Register is a read-only register which contains the current value of the
8-bit ripple counter at the beginning of the timer chain. This counter is clocked by the CPU
clock (E/4) and can be used for various functions including a software input capture.
Extended time periods can be attained using the TOF function to increment a temporary
RAM storage location thereby simulating a 16-bit (or more) counter.
CORE TIMER COUNTER REGISTER (CTCR) $09
Figure 12-3: Timer Counter Register
The power-on cycle clears the entire counter chain and begins clocking the counter. After
4064 cycles, the power-on reset circuit is released which again clears the counter chain and
allows the device to come out of reset. At this point, if RESET is not asserted, the timer will
start counting up from zero and normal device operation will begin. When RESET is
asserted anytime during operation (other than POR), the counter chain will be cleared.
12.4
The CPU clock halts during the WAIT mode, but the timer remains active. If interrupts are
enabled, a timer interrupt will cause the processor to exit the WAIT mode. The COP is
always enabled while in user mode.
TIMER DURING WAIT MODE
D7
D5
D4
D3
D2
D1
D0
D6
$09
F
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n
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