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參數(shù)資料
| 型號： | HC05V7GRS |
| 英文描述： | 68HC05V7 General Release Specification |
| 中文描述： | 68HC05V7一般版本規(guī)范 |
| 文件頁數(shù)： | 162/170頁 |
| 文件大小： | 980K |
| 代理商： | HC05V7GRS |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁當前第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁
MOTOROLA
Page 148
SECTION 17: ELECTRICAL SPECIFICATIONS
MC68HC05V7 Specification Rev. 1.0
SERIAL
PERIPHERAL INTERFACE (SPI) TIMING
(V
DD
= 5.0 Vdc
±
10%, V
SS
= 0 Vdc, T
A
= T
L
to T
H
)
* Signal production depends on software.
** Assumes 200 pF load on all SPI pins.
Num
Characteristic
Symbol
Min
Max
Unit
Operating Frequency
Master
Slave
f
OP
(
M
)
f
OP
(
S
)
dc
dc
0.5
4.2
f
OP
MHz
1
Cycle Time
Master
Slave
t
CYC
(
M
)
t
CYC
(
S
)
2.0
240
—
—
t
CYC
ns
2
Enable Lead Time
Master
Slave
t
LEAD
(
M
)
t
lead(s)
*
240
—
—
ns
ns
3
Enable Lag Time
Master
Slave
t
LAG
(
M
)
t
LAG
(
S
)
*
240
—
—
ns
ns
4
Clock (SCK) High Time
Master
Slave
t
W
(SCKH)
M
t
W
(SCKH)
S
340
190
—
—
ns
ns
5
Clock (SCK) Low Time
Master
Slave
t
W
(SCKL)
M
t
W
(SCKL)
S
340
190
—
—
ns
ns
6
Data Setup Time (Inputs)
Master
Slave
t
SU
(
M
)
t
SU
(
S
)
100
100
—
—
ns
ns
7
Data Hold Time (Inputs)
Master
Slave
t
H
(
M
)
t
H
(
S
)
100
100
—
—
ns
ns
8
Access Time (Time to Data Active from High-
Impedance State)
Slave
t
A
0
120
ns
9
Disable Time (Hold Time to High-Impedance State)
Slave
t
DIS
—
240
ns
10
Data Valid (After Enable Edge)**
t
V
(
S
)
—
240
ns
11
Data Hold Time (Output) (After Enable Edge)
t
HO
0
—
ns
12
Rise Time (20% V
DD
to 70% V
DD
, C
L
=200 pF)
SPI Outputs (SCK, MOSI, and MISO)
SPI Inputs (SCK, MOSI, MISO, and SS)
t
RM
t
RS
—
—
100
2.0
ns
us
13
Fall Time (70% V
DD
to 20% V
DD
, C
L
=200 pF)
SPI Outputs (SCK, MOSI, and MISO)
SPI Inputs (SCK, MOSI, MISO, and SS)
t
FM
t
FS
—
—
100
2.0
ns
us
F
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n
.
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