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參數(shù)資料
| 型號(hào)： | HC05V7GRS |
| 英文描述： | 68HC05V7 General Release Specification |
| 中文描述： | 68HC05V7一般版本規(guī)范 |
| 文件頁數(shù)： | 6/170頁 |
| 文件大小： | 980K |
| 代理商： | HC05V7GRS |
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MOTOROLA
Page vi
MC68HC05V7 Specification Rev. 1.0
11.6
11.7
TIMER DURING WAIT MODE .................................................73
TIMER DURING STOP MODE ................................................73
SECTION 12
CORE TIMER ................................................................75
CORE TIMER CTRL & STATUS REGISTER (CTCSR) $08....76
CTOF - Core Timer Over Flow............................................76
RTIF - Real Time Interrupt Flag..........................................76
TOFE - Timer Over Flow Enable ........................................76
RTIE - Real Time Interrupt Enable......................................76
TOFC - Timer Over Flow Flag Clear...................................76
RTFC - Real Time Interrupt Flag Clear...............................77
RT1:RT0 - Real Time Interrupt Rate Select........................77
COMPUTER OPERATING PROPERLY (COP) RESET..........77
CORE TIMER COUNTER REGISTER (CTCR) $09 ................78
TIMER DURING WAIT MODE .................................................78
12.1
12.1.1
12.1.2
12.1.3
12.1.4
12.1.5
12.1.6
12.1.7
12.2
12.3
12.4
SECTION 13
PULSE WIDTH MODULATOR......................................79
FUNCTIONAL DESCRIPTION.................................................79
REGISTERS.............................................................................81
PWM CONTROL.................................................................81
PWM DATA REGISTERS...................................................82
PWM DURING WAIT MODE....................................................82
PWM DURING STOP MODE...................................................82
PWM DURING RESET ............................................................82
13.1
13.2
13.2.1
13.2.2
13.3
13.4
13.5
SECTION 14
SERIAL PERIPHERAL INTERFACE.............................83
SPI SIGNAL DESCRIPTION....................................................83
Master In Slave Out (MISO/PF3)........................................84
Master Out Slave In (MOSI/PF2)........................................84
Serial Clock (SCK/PF1) ......................................................84
Slave Select (SS/PF0) ........................................................85
FUNCTIONAL DESCRIPTION.................................................85
SPI REGISTERS......................................................................87
Serial Peripheral Control Register (SPCR).........................87
Serial Peripheral Status Register (SPSR)...........................88
Serial Peripheral Data I/O Register (SPDR) .......................89
SPI IN STOP MODE ...............................................................90
SPI IN WAIT MODE .................................................................90
14.1
14.1.1
14.1.2
14.1.3
14.1.4
14.2
14.3
14.3.1
14.3.2
14.3.3
14.4
14.5
SECTION 15
MESSAGE DATA LINK CONTROLLER.......................91
OUTLINE..................................................................................92
MDLC OPERATING MODES .............................................93
MODE DESCRIPTIONS .....................................................93
MDLC CPU INTERFACE .........................................................95
OUTLINE ............................................................................95
MDLC CONTROL REGISTER (MCR) $0E.........................96
MDLC STATUS REGISTER (MSR) $0F.............................99
15.1
15.1.1
15.1.2
15.2
15.2.1
15.2.2
15.2.3
F
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n
.
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