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參數(shù)資料
| 型號： | HC05V7GRS |
| 英文描述： | 68HC05V7 General Release Specification |
| 中文描述： | 68HC05V7一般版本規(guī)范 |
| 文件頁數(shù)： | 100/170頁 |
| 文件大?。?/td> | 980K |
| 代理商： | HC05V7GRS |
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MOTOROLA
Page 86
SECTION 14: SERIAL PERIPHERAL INTERFACE
MC68HC05V7 Specification Rev. 1.0
Figure 14-2: Serial Peripheral Interface Block Diagram
In the master mode, the SCK pin is an output. It idles high or low, depending on the CPOL
bit in the SPCR, until data is written to the shift register, at which point eight clocks are
generated to shift the eight bits of data and then SCK goes idle again.
In a slave mode, the slave select start logic receives a logic low at the SS pin and a clock
at the SCK pin. Thus, the slave is synchronized with the master. Data from the master is
received serially at the MOSI line and loads the 8-bit shift register. After the 8-bit shift
register is loaded, its data is parallel transferred to the read buffer. During a write cycle, data
is written into the shift register, then the slave waits for a clock train from the master to shift
the data out on the slave’s MISO line.
Figure 14-3 illustrates the MOSI, MISO, SCK, and SS master-slave interconnections.
DIVIDER
÷
2
÷
4
÷
16
÷
32
SELECT
8-BIT SHIFT REG
READ DATA BUFF
MSB
LSB
S
M
M
S
S
M
P
CLOCK
CLOCK
LOGIC
SPI CLOCK (MASTER)
MSTR
SPE
S
S
M
C
C
S
S
SPI CONTROL REGISTER
INTERNAL
DATA BUS
SPI INTERRUPT
REQUEST
SPI STATUS REGISTER
S
S
SPI CONTROL
S
W
M
INTERNAL
MCU CLOCK
PF1/
SCK
PF0/
SS
PF2/
MOSI
PF3/
MISO
F
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n
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