參數(shù)資料
型號(hào)： HC05V7GRS
英文描述： 68HC05V7 General Release Specification
中文描述： 68HC05V7一般版本規(guī)范
文件頁(yè)數(shù)： 86/170頁(yè)
文件大?。?/td> 980K
代理商： HC05V7GRS
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MOTOROLA
Page 72
SECTION 11: 16-BIT TIMER
MC68HC05V7 Specification Rev. 1.0
11.4
The TCR is a read/write register containing six control bits. Three bits control interrupts
associated with the timer status register flags ICF, OCF and TOF.
TIMER CONTROL REGISTER (TCR) - $12
Figure 11-2: Timer Control Register - $12
11.4.1
ICIE - Input Capture Interrupt Enable
1 - Interrupt enabled
0 - Interrupt disabled
11.4.2
OCIE - Output Compare Interrupt Enable
1 - Interrupt enabled
0 - Interrupt disabled
11.4.3
TOIE - Timer Overflow Interrupt Enable
1 - Interrupt enabled
0 - Interrupt disabled
11.4.4
When disabled, the timer is initialized to the reset condition.
1 - Timer enabled
0 - Timer disabled
TON - Timer On
11.4.5
IEDG - Input Edge
Value of input edge determines which level transition on TCAP pin will trigger free-
running counter transfer to the input capture register. Reset clears this bit.
1 - Positive edge
0 - Negative edge
11.4.6
OLVL - Output Level
Value of output level is clocked into output level register by the next successful
output compare and will appear on the TCMP pin.
1 - High output
0 - Low output
11.5
The TSR is a read-only register containing three status flag bits.
TIMER STATUS REGISTER (TSR) - $13
Figure 11-3: Timer Status Register - $13
ICIE
OCIE
TOIE
0
0
TON
IEDG
OLVL
RESET
$12
0
0
0
0
0
0
0
0
ICF
OCF
TOF
0
0
0
0
0
RESET
$13
0
0
0
0
0
0
0
0
F
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n
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PDF描述
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