參數(shù)資料
型號(hào)： AMD-751
廠商： Advanced Micro Devices, Inc.
英文描述： System Bus, System Memory Controller, AGP Controller, and PCI Bus Controller(系統(tǒng)總線、系統(tǒng)存儲(chǔ)器控制器、AGP控制器和PCI總線控制器)
中文描述： 系統(tǒng)總線，系統(tǒng)內(nèi)存控制器，AGP控制器和PCI總線控制器（系統(tǒng)總線，系統(tǒng)存儲(chǔ)器控制器，AGP接口控制器和的PCI總線控制器）
文件頁(yè)數(shù)： 99/236頁(yè)
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代理商： AMD-751
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Chapter 5
Functional Operation
77
21910D
—
August 1999
AMD-751
System Controller Data Sheet
Preliminary Information
Signal Timing Analysis.
The following equation calculates how
early the AMD-751 system controller needs to send out SDRAM
address and control signals. The calculation is as follows, with
the reference as the external system clock:
t
prop
= t
cycle
– (t
VD
+ t
ckskew
+ t
setup
)
Where:
n
t
cycle
—
100-MHz cycle time = 10 ns
t
VD
—
Clock to output valid delay = 6 ns
t
ckskew
—
Total allowable clock skew and phase error
between the AMD-751 and SDRAM = 0.325 ns
t
setup
—
SDRAM setup requirement = 2 ns
t
prop
—
AMD-751 to SDRAM propagation delay < 1.675 ns
n
n
n
n
The result shows that, if the system clock is used to drive the
SDRAM clocks, only a very short propagation delay is allowed.
To allow greater propagation delays and compensate for the t
VD
time, use a ZDB to drive the SDRAM clock.
For more information on SDRAM timing analysis, see the
AMD-751
System Controller SDRAM Cookbook, order#
22912.
Table 13. Key SDRAM DIMM Timing Variables
Timing Variable SCAS#=3 SCAS#=2
Description
Tcl = Taa
3
2
SCAS# latency
—
The fundamental timing number that communicates how
many cycles it takes to activate or read data.
Tcl=4 is supported for buffered SDRAM.
SRAS# to SCAS# latency
—
The delay from activation to RD/WR command.
Bank cycle time
—
The minimum time from activation to activation of the same
bank, or auto refresh to activation (mode register set command).
Minimum bank active time
—
The time from activation to precharge of the same
bank.
Precharge time
—
The time from the precharge command to when the bank
can be activated again (mode register set or refresh).
Timing variable
—
Dictates R->W for how many NOP cycles must exist between
RD and WR and when the data bus needs to be tri-stated before the last read
data. Not configurable.
One cycle for DIMM turn-around time for page miss. Not configurable.
Bank to different bank in same slot delay time
—
The delay from activating two
banks within the same slot. Not configurable.
Trcd
3
–
2
2
Trc
8
–
7
5
–
7
Tras
5
3
–
5
Trp
3
2
Trw
1
1
Tdimm
1
1
Trrd
2
2
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PDF描述
AMD-756 Peripheral Bus Controller(外圍總線控制器)
AMD ATHLON 32-Bit Microprocessor with 3D Multimedia Performance and Digital Video(32位微處理器帶3D多媒體性能和數(shù)字視頻)
AMD-K5 32-Bit Superior Price/Performance Value Microprocessor(32位高性/價(jià)比微處理器)
AMD-K6-2 32 Bit Microprocessor With 64-Kbyte Level-one Cache High-Performance and Multimedia Execution Unit(帶64K字節(jié)緩存和高性能多媒體執(zhí)行單元的32位微處理器)
AMD-K6-III 32-Bit Microprocessor Advanced RISC86 Superscalar Microarchitecture and 3D Technology(32位微處理器帶3D技術(shù)和高級(jí)的RISC86超標(biāo)量微體系結(jié)構(gòu))
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參數(shù)描述
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