- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄366557 > AMD-751 (Advanced Micro Devices, Inc.) System Bus, System Memory Controller, AGP Controller, and PCI Bus Controller(系統(tǒng)總線、系統(tǒng)存儲器控制器、AGP控制器和PCI總線控制器) PDF資料下載
參數(shù)資料
| 型號： | AMD-751 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | System Bus, System Memory Controller, AGP Controller, and PCI Bus Controller(系統(tǒng)總線、系統(tǒng)存儲器控制器、AGP控制器和PCI總線控制器) |
| 中文描述： | 系統(tǒng)總線，系統(tǒng)內(nèi)存控制器，AGP控制器和PCI總線控制器（系統(tǒng)總線，系統(tǒng)存儲器控制器，AGP接口控制器和的PCI總線控制器） |
| 文件頁數(shù)： | 167/236頁 |
| 文件大?。?/td> | 3578K |
| 代理商： | AMD-751 |
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Chapter 7
Configuration Registers
145
21910D
—
August 1999
AMD-751
System Controller Data Sheet
Preliminary Information
Bits 5
–
4
SDRAM Address Bus A DRV (RW)
—
This bit specifies driver strength selection
for the SDRAM MAdA signals.
00
01
10
= Light Load
—
One single-sided DIMM
= Medium Light Load
—
Not used
= Medium Heavy Load
—
Two single-sided DIMMs or
one double-sided DIMM
= Heavy Load
—
Two double-sided DIMMs
11
Bits 3
–
2
SDRAM Controls DRV (RW)
—
These bits specify driver strength selections for
SRAS[2:0]#, SCAS[2:0]#, MCKE[2:0], CS[5:0]#, and WE[2:0]# signals.
00
01
10
11
= Drive strength selected Low
= Drive strength selected Medium Low (Recommended setting)
= Drive strength selected Medium High
= Drive strength selected High
Bits 1
–
0
SDRAM DQM Bus DRV (RW)
—
This bit specifies driver strength selection for
the SDRAM DQM signals.
00
01
10
11
= Drive strength selected Low
= Drive strength selected Medium Low (Recommended setting)
= Drive strength selected Medium High
= Drive strength selected High
Bits 15
–
10
Reserved (always reads 0)
Bits 9
–
8
ECC Status (RW)
—
This field indicates the status of the DRAM error
correcting code detect logic. An I/O write must clear both bits in this field
before any new status can be recorded.
00
01
10
11
= No error (default)
= Multiple bit error detected (SERR# asserts)
= Single bit error detected
= Single and multiple bit error detected (SERR# asserts)
Bits 7
–
6
Reserved (always reads 0)
Bits 5
–
0
ECC CS Status (RO)
—
This field indicates the chip select where the ECC error
occured. Bit 0 indicates CS0, bit 1 indicates CS1, etc.
DRAM ECC Status Register
Bit 15
14
Device 0
4
Offset 59h
–
58h
2
Failing ECC Chip Select
0
0
13
Reserved
0
12
11
10
9
ECC Status
0
8
7
Reserved
0
6
5
3
1
Bit 0
Reset
0
0
0
0
0
0
0
0
0
0
0
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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