
vi
Table of Contents
AMD-751
System Controller Data Sheet
21910D
—
August 1999
Preliminary Information
5
Functional Operation
45
5.1
System Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
5.2
Processor Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
5.2.1 Bus Interface Unit (BIU) . . . . . . . . . . . . . . . . . . . . . . . . 53
5.2.2 BIU Start-Up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
5.2.3 Processor Write Posting . . . . . . . . . . . . . . . . . . . . . . . . . 57
5.2.4 Read Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
Memory Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
5.3
5.3.1 Memory Request Organizer (MRO) . . . . . . . . . . . . . . . 59
5.3.2 Memory Controller (MCT) . . . . . . . . . . . . . . . . . . . . . . . 63
5.3.3 Address Mapping and Memory Organization . . . . . . . 65
5.3.4 SDRAM Interface Memory . . . . . . . . . . . . . . . . . . . . . . 67
5.3.5 Shadow RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
5.3.6 Synchronous DRAM (SDRAM) . . . . . . . . . . . . . . . . . . . 72
5.4
PCI Bus Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
5.4.1 Memory Coherency . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
5.4.2 PCI Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
5.4.3 PCI Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
5.4.4 PCI Southbridge Signals . . . . . . . . . . . . . . . . . . . . . . . . 80
5.4.5 PCI Parity/ECC Errors . . . . . . . . . . . . . . . . . . . . . . . . . . 80
5.4.6 PCI-to-Memory/PCI-from-Memory and Other
PCI Targets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
5.4.7 PCI-to-Processor Bus Read Transactions . . . . . . . . . . . 81
5.4.8 Processor-to-PCI Bus Write Transactions . . . . . . . . . . . 81
5.4.9 PCI Accesses by An Initiator . . . . . . . . . . . . . . . . . . . . . 82
5.5
Accelerated Graphics Port (AGP) . . . . . . . . . . . . . . . . . . . . . 83
5.5.1 AGP Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
5.5.2 The AGP Queues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
5.5.3 AGP System DRAM Interface (SDI) . . . . . . . . . . . . . . . 90
5.5.4 AGP Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
5.5.5 AGP Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
5.5.6 PCI Transactions on the AGP Bus . . . . . . . . . . . . . . . . . 93
5.5.7 Graphics Adapters and Main Memory . . . . . . . . . . . . . 94
5.5.8 AGP Virtual Address Space (Aperture) Range and
Size . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
5.5.9 GART Cache Operation . . . . . . . . . . . . . . . . . . . . . . . . . 98
5.6
Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
5.7
Phase Locked Loop (PLL) Features . . . . . . . . . . . . . . . . . . . 110