參數(shù)資料
型號: AMD-751
廠商: Advanced Micro Devices, Inc.
英文描述: System Bus, System Memory Controller, AGP Controller, and PCI Bus Controller(系統(tǒng)總線、系統(tǒng)存儲器控制器、AGP控制器和PCI總線控制器)
中文描述: 系統(tǒng)總線,系統(tǒng)內(nèi)存控制器,AGP控制器和PCI總線控制器(系統(tǒng)總線,系統(tǒng)存儲器控制器,AGP接口控制器和的PCI總線控制器)
文件頁數(shù): 54/236頁
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代理商: AMD-751
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32
Signal Descriptions
Chapter 4
AMD-751
System Controller Data Sheet
21910D
August 1999
Preliminary Information
4.3.6
MECCD[7:0] (Memory ECC)
Bidirectional
Summary
MECCD[7:0] carry error correction codes for the eight bytes of
data on MDAT[63:0]. These signals are inputs to the AMD-751
system controller during DRAM read cycles and outputs during
DRAM write cycles.
Driven, Sampled, and
Floated
As Outputs:
These signals are driven with the parity or ECC
data on the rising edge of SYSCLK. They change at different
times based on the type of memory and timing selected. See
Chapter 5,
Functional Operation
starting on page 45 for
more information.
As Inputs:
MECCD[7:0] are sampled on the same rising edge of
SYSCLK that samples MDAT[63:0].
MECCD[7:0] are floated when neither the AMD-751 system
controller or the memory are driving the bus.
4.3.7
SCAS[2:0]# (SDRAM Column Address Strobes)
Output
Summary
SCAS0#, SCAS1#, and SCAS2# are column address strobe
signals for the synchronous DRAM. They operate in parallel to
drive greater loads than a single signal can support.
Driven
These control signals are driven inactive (negated) by RESET#.
The memory controller asserts or negates these signals off the
rising edge of SYSCLK at the appropriate time in the memory
access sequence. See Chapter 5,
Functional Operation
starting on page 45 for more information.
4.3.8
SDRAM Clk_In
Input
Summary
The SDRAM Clk_In signal is used to clock in the data returned
from a SDRAM read operation. Data is clocked in on the rising
edge of this signal. This clock is provided by the ZDB and is
phase aligned with the SDRAM clocks.
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