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參數(shù)資料
| 型號： | AMD-751 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | System Bus, System Memory Controller, AGP Controller, and PCI Bus Controller(系統(tǒng)總線、系統(tǒng)存儲器控制器、AGP控制器和PCI總線控制器) |
| 中文描述： | 系統(tǒng)總線，系統(tǒng)內(nèi)存控制器，AGP控制器和PCI總線控制器（系統(tǒng)總線，系統(tǒng)存儲器控制器，AGP接口控制器和的PCI總線控制器） |
| 文件頁數(shù)： | 185/236頁 |
| 文件大小： | 3578K |
| 代理商： | AMD-751 |
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Chapter 7
Configuration Registers
163
21910D
—
August 1999
AMD-751
System Controller Data Sheet
Preliminary Information
Bit 15
DRAM Parity Error Detected (always reads 0)
—
The AMD-751 system controller
does not support parity checking.
Bit 14
ASERR# Error Detected (RWC)
0=No error detected
1=ASERR# error detected. A device has asserted the ASERR# pin. The
AMD-751 then asserts SERR#.
Bit 13
Received Initiator Abort (RO)
—
This bit is set by a PCI initiator when its
transaction is terminated with initiator abort.
0=PCI transactions proceeding normally
1=The AMD-751 has detected that a transaction was terminated before
completion
Bit 12
Received Target Abort (RO)
—
The target issues a target abort when it detects a
fatal error or cannot complete a transaction. This bit is set by
simultaneously deasserting DEVSEL# and asserting STOP#.
0=No abort received
1=Transaction aborted by target
Bit 11
Signaled Target Abort (always reads 0)
—
This AMD-751 system controller never
signals a target abort.
Bits 10
–
9
DEVSEL# Timing (RO)
—
This field indicates the DEVSEL# timing.
00 = Fast
01 = Medium (The AMD-751 only implements this timing)
10 = Slow
11 = Reserved
Bit 8
PCI Parity Error Detected (always reads 0)
—
The AMD-751 system controller
does not support parity checking.
Bit 7
Fast Back-to-Back Capability (always reads 0)
—
The AMD-751 can accept fast
back-to-back transactions only if they are from the same agent.
Bit 6
User-Defined Features (always reads 0)
—
The AMD-751 system controller does
not support user-defined features
.
Status
Device 1
6
UDF
0
Offset 07h
–
06h
Bits 4
–
0
Reserved
0
0
0
Bit 15
DPE
0
14
13
RIA
0
12
RTA
0
11
STA
0
10
–
9
8
7
5
ASERR#
0
DEVSEL# Timing
0
PPE
0
FBBC
0
66 MHz
1
Reset
1
0
0
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PDF描述 |
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